关键词： 高性能计算系统   阵列设计   DSP处理器   计算机体系结构   应用驱动   计算资源   多处理器   峰值速度  

摘要： 一、引言 高性能计算（HPC）指使用很多处理器（作为单个机器的一部分）或者某一集群中组织的几台计算机（作为单个计算资源操作）的计算系统和环境。在过去的十几年里高性能计算取得了迅猛的发展,但困扰其发展的一些关键技术并没得到根本解决,新一代高性能计算系统不应该再单纯追求理论上的峰值速度,而应该关心如何为不同类型的应用设计平衡的计算系统,应用驱动的高性能计算机体系结构正在成为行业研究的热点。

关键词： PCI   Express   多处理器   交换网络   容错重构  

摘要： 文章基于PCI Express交换拓扑灵活的特点,结合新一代交换器件的多RC配置能力,提出一种多处理器模块设计方案,能够满足不同应用领域对嵌入式数据处理的高通讯带宽、高集成度、高可靠性等需求。

关键词： 容错   调度   多处理器   最优  

摘要： 随着可持续性计算急切需求的增加,实时系统中的实时应用的容错调度变得尤为重要.这是因为在广泛采用多处理器体系结构的实时系统中,任何一个处理器故障都可能导致灾难性的后果.当一个任务由于处理器故障执行出错时,其备份的重新执行是必不可少的手段;并且就目前来说,任务备份的重新执行方式主要有主动和被动两种方式.本文所要解决的问题是,当多处理器系统中的一个处理器发生故障而失效时,如何为每个任务合理地选择任务备份的执行方式进行容错调度,从而使得所有的任务都能被成功执行且达到调度长度最小的目标.为了解决该问题,本文建立了单处理器故障下任务容错调度的系统模型、整数线性规划(Integer Linear Programming,ILP)以及启发式算法求解模型,提出的启发式算法能够在满足所有约束的条件下给出近似最优的调度方案.同时,本文建立的系统模型对调度方案进行了仿真,并分析了仿真结果.

关键词： 势场修正   时空分析   并行聚类   多处理器   交通拥堵  

摘要： 为提升城市道路拥堵检测和治理效率,提出一种基于多处理器时空势场修正的城市道路拥堵并行聚类分析方法。在建立城市道路拥堵GIS四维空间时态数据时空模型基础上,利用并行欧氏距离矩阵计算、并行邻域半径计算和并行密度指标计算,构建势场修正法多处理器并行聚类方法;给出了上述并行计算过程的复杂度定理,在理论上定性分析了算法的计算复杂度;最后,以北京市为实验区,对所提城市道路拥堵分析算法性能进行了验证。实验结果表明,所提方法可实现城市道路拥堵情况的快速有效检测分析,可为城市道路拥堵管理提供数据支撑。

关键词： 共享内存   通信协议   总线仲裁   菊花链  

摘要： 嵌入式系统设计经常涉及多个微处理器芯片之间的通信。例如,在分布式传感器网络中,主控节点通过和各个采集节点之间的通信来获取传感器数据。目前,大多数嵌入式系统都采用串行通信方式。然而,串行通信协议普遍存在协议头部过长、数据传输效率低等问题。因此,提出了一种多个处理器通过访问同一内存芯片来交换数据的通信方案,并设计了一种基于"菊花链"的总线仲裁机制。这种通信方案几乎不引入任何协议头部,从而有效解决了由协议开销带来的传输低效问题。

关键词： Parallel programs (Computer programs)   Parallel algorithms  

ISBN: (纸本)9781138305953

关键词： ARM Cortex-M3   多处理器   动态并行   高效率  

摘要： 随着科学技术的快速发展,控制领域中复杂控制环境对控制系统的性能要求越来越高,处理中心需要执行更加复杂的处理任务表,处理系统中大量的数据流。由于功耗和散热问题,通过增加主频来提高硬件性能的做法,已无法满足对处理器处理能力的需求,而使用多处理器进行并行处理成为控制领域中提升处理能力的重要途径。现有的并行处理方式已从面向复杂任务的专业大型系统延伸到常规的控制领域中,对并行软件研发的廉价性和高效性要求越来越高。本文对现有的并行语言进行分析及其对多处理器系统的研究现状、发展趋势、架构方式、并行模型进行了大量的研究,在此基础上,设计了一套针对动态并行控制语言的研究平台——基于CAN的并行研究平台。经过大量的理论研究和分析,提出了并行研究平台的系统架构和基于该架构设计了一种高效率动态并行控制语言,并作为本论文的创新点。高效率动态并行控制技术就是,实现在动态并行指令执行过程中,确定具体的执行处理器数目和执行子任务,并行多任务动态调用多处理器系统的执行资源,在指令运行前可以不确定具体参与并行的处理核数目。现有的并行技术多是静态并行,并行执行过程中需要的资源和任务的数目在编译期确定,且并行程序的开发难度相对较大。本文完成了基于CAN的并行研究平台设计的如下内容:并行多处理器系统架构设计(一种特殊的MIMD结构);系统的硬件结构设计和测试;并且运用ARM MDK集成开发工具进行动态并行指令底层执行程序的开发。其中研究平台的硬件设计包括:CAN通信模块设计、串口通信模块设计、调试模块设计、交互显示模块设计、SDCard模块设计等。并且利用ARM MDK集成开发工具,结合STM32F103的调试模块,对基于CAN的并行研究平台上开·发的动态并行控制语言的同步和异步并行方式进行测试,测试结果证明了高效率动态并行控制语言的可行性。

关键词： 片上多处理器   迸发式计算   任务映射   边信道防御  

摘要： 片上多处理器(Chip Multi Processor,CMP)已在越来越多的领域被关注及应用。随着半导体制造工艺持续进步,芯片的功耗密度与发热量也随之升高。因此,未来的多处理器芯片无法以最高频率同时激活所有内核的状态运行,从而导致暗硅(Da rk Silicon)。本文针对暗硅约束下的多处理器芯片,分别研究了处理器运算性能提升与安全性能优化的策略。主要内容如下:(1)介绍与讨论了片上多处理器优化所涉及的关键概念与技术本文介绍了热设计功耗与硬件安全两个概念,并讨论了运算性能优化中常用的动态电压频率缩放(Dynamic Voltage and Frequency Scaling,DVFS)、迸发式计算与任务映射技术以及安全性能优化中常用的木马检测、任务调度与噪声注入技术。(2)提出了基于迸发式计算的片上多处理器运算性能优化策略针对片上多处理器在迸发式计算中的运算性能优化问题,本文提出了一种新的运算性能优化策略。首先,本文分析了最佳计算模式(即最佳工作电压/工作频率)需要满足的约束。随后,本文通过严谨的数学推导证明了最佳计算模式的合理性。最后,本文设计了一种基于二分查找的最佳计算模式搜索算法,算法在给定热设计功耗与电压/频率等级后,可以自动搜索片上多处理器运行不同应用时的最佳工作电压与工作频率。仿真结果显示,本文提出的最佳计算模式,与现有的迸发式计算相比,在运算性能以及能耗效率上均有显著提升。(3)构建了基于任务映射的片上多处理器安全性优化方法针对片上多处理器的热边信道泄漏问题,本文提出了一种安全性映射算法。首先,本文对片上多处理器运行时的空间热量分布进行了分析。随后,在前述分析的基础上,本文结合片上处理器核的使用率、温度与位置信息构建了代价函数。最后,本文在上述代价函数的基础上,设计了一种分组映射算法,算法以最小化代价原则,在任务运行中动态地为线程分配执行处理器核。仿真结果显示,本文提出的安全性映射算法,与现有的映射算法相比,可以有效减少片上多处理器的热边信道泄漏。本文的结尾对文中所做的工作进行了总结,分析了这些工作中有待改进的地方,并对未来的工作进行了展望。

关键词： 多轴运动控制系统   多处理器   异构计算   同步运动   时序优化   分布式安全机制   FPGA  

摘要： 开放式运动控制系统是运动控制系统的主要发展方向,是工业制造领域的研究热点。为提高运动控制系统的可扩展性和可重构性,解决单处理器运算量大、运算周期长的问题,设计基于DSP+FPGA的多处理器开放式体系架构,并从运动控制系统的多轴同步控制性能、系统安全性和时序稳定性三个方面对系统性能优化策略进行研究。主要研究内容如下:首先,对多处理器的开放式体系架构中执行并行计算任务的双DSP和FPGA处理器进行功能的层次规划;提出基于FPGA构建DPRAM和FIFO实现异构DSP系统的数据交互机制和读写仲裁机制。其次,在系统的多轴同步控制性能优化策略中,提出基于FPGA可编程硬件方式设计模拟指令和数字脉冲指令同步下发机制,实现被控轴运动指令的下发时序依据动态响应差异进行可编程调节,进而提升系统同步协调运动性能;设计基于FPGA的编码器位置信息的软件设定同步锁存机制和事件触发连锁锁存机制,实现对被控轴位置信息的同步采样。再次,在系统安全性能优化策略中,对控制系统的安全性进行分析与设计,提出一种分布式安全机制,实现系统状态的分布式监控管理和同步急停规划;在系统时序稳定性能优化策略中,结合所设计运动控制板卡的硬件芯片参数对DSP EMIF接口时序进行匹配计算,对FPGA系统进行时序约束设计与静态时序分析。最后,在自主研发的多轴运动控制系统硬件平台上,对所提出的系统性能优化策略的有效性进行验证。对所提出的运动指令(模拟指令和数字脉冲指令)同步下发机制,编码器位置信息的软件设定同步锁存机制和事件触发连锁锁存机制以及分布式安全机制同步急停功能进行实验验证。实验结果表明:(1)运动指令同步下发机制可以实现运动轴间的同步运动,并可根据各轴动态响应的差异精确地调节各轴的指令下发时序;(2)两种位置信息同步锁存机制,均可以准确采集到各轴在同一时刻的位置反馈信息,实现各轴位置信息的同步锁存;(3)分布式安全机制同步急停功能可以实现在运动使能开关断开时同步停止各轴运动。

关键词： 多处理器   高速缓存   共享策略   伪LRU替换算法   高速缓存划分  

摘要： 随着信息技术的飞速发展,软件规模及复杂度显著提高。这对计算机系统的性能带来了极大的挑战。传统单处理器架构的性能提升遇到了如功耗增大、并行度提升有限等瓶颈,已经很难适应计算量大的应用场景。而多处理器架构可以提升包括进程级并行和线程级并行在内的任务并行度,使计算性能得到明显提升。如今,多处理器架构已经成为处理器架构发展的主流方向。在多处理器架构中,通常会在多个核之间共享最后一级片上高速缓存,以此来为各个核提供大容量的高速缓存存储空间从而减少对片外数据的访问。但是由于共享高速缓存可以被多个核访问,因此某个核对高速缓存的访问可能会将其它核的数据替换出去,最终导致处理器执行性能的下降。对共享高速缓存有效的共享策略可以在一定程度上避免这样的问题。同时由于LRU(Least Recently Used)替换算法硬件实现代价高,在很多真实处理器中所采用都是伪LRU替换算法,基于此,本论文提出一种基于二叉树伪LRU替换算法的共享高速缓存划分机制,相比较于基于LRU替换算法的分析方式,可以减小硬件实现复杂度。该划分机制采用记录划分边沿的方式来减少高速缓存中记录所属处理器标志位的数量,并根据划分机制中二叉树进行统计时的特性,将单个划分单元的计数器使用数量减小为原来的一半,同时,将共享高速缓存进行分单元划分。随后,在Multi2Sim体系结构仿真器中设计实现了该划分机制,并采用SPEC CPU2006基准程序测试集对该划分机制进行仿真验证。仿真结果显示,本论文所提出的基于二叉树伪LRU替换算法的划分机制,可以将计算机执行性能平均提升4.8%。最后,本论文使用Verilog语言对划分机制进行硬件建模,同时搭建随机化测试平台对划分机制进行随机化测试以及结果自动比对,结果显示相关模块功能实现正确。