关键词： 多处理器   高速缓存   共享策略   伪LRU替换算法   高速缓存划分  

摘要： 随着信息技术的飞速发展,软件规模及复杂度显著提高。这对计算机系统的性能带来了极大的挑战。传统单处理器架构的性能提升遇到了如功耗增大、并行度提升有限等瓶颈,已经很难适应计算量大的应用场景。而多处理器架构可以提升包括进程级并行和线程级并行在内的任务并行度,使计算性能得到明显提升。如今,多处理器架构已经成为处理器架构发展的主流方向。在多处理器架构中,通常会在多个核之间共享最后一级片上高速缓存,以此来为各个核提供大容量的高速缓存存储空间从而减少对片外数据的访问。但是由于共享高速缓存可以被多个核访问,因此某个核对高速缓存的访问可能会将其它核的数据替换出去,最终导致处理器执行性能的下降。对共享高速缓存有效的共享策略可以在一定程度上避免这样的问题。同时由于LRU(Least Recently Used)替换算法硬件实现代价高,在很多真实处理器中所采用都是伪LRU替换算法,基于此,本论文提出一种基于二叉树伪LRU替换算法的共享高速缓存划分机制,相比较于基于LRU替换算法的分析方式,可以减小硬件实现复杂度。该划分机制采用记录划分边沿的方式来减少高速缓存中记录所属处理器标志位的数量,并根据划分机制中二叉树进行统计时的特性,将单个划分单元的计数器使用数量减小为原来的一半,同时,将共享高速缓存进行分单元划分。随后,在Multi2Sim体系结构仿真器中设计实现了该划分机制,并采用SPEC CPU2006基准程序测试集对该划分机制进行仿真验证。仿真结果显示,本论文所提出的基于二叉树伪LRU替换算法的划分机制,可以将计算机执行性能平均提升4.8%。最后,本论文使用Verilog语言对划分机制进行硬件建模,同时搭建随机化测试平台对划分机制进行随机化测试以及结果自动比对,结果显示相关模块功能实现正确。

关键词： TMS320C6678   信号处理   SYS/BIOS   并行运算  

摘要： 雷达技术已经应用到很多领域,针对这些不同领域的需求,不同体制的雷达技术也不断出现。雷达系统是一个复杂的信号处理系统,它所涉及的算法复杂,且需要很高的实时性,同时需要处理大量的数据。传统的信号处理系统往往是基于单芯片或者单块信号处理板,已经无法满足现在各种复杂的应用环境。同时雷达系统是一个复杂度很高的系统,同时在不同的应用背景下往往会重新设计开发新的雷达系统。针对这一问题,设计出通用信号处理平台,其采用的通信结构是规范的,能够做到在一个特殊的处理器板上设计的软件适用于更多的电路板更多的处理器中。论文首先介绍了典型的雷达系统,对雷达系统有一个整体的认识。并对所涉及到的信号处理方法进行研究,如AD采样、数字下变频等。随后以线性调频信号为例,对数字阵列雷达信号处理基本理论方法进行研究,结合项目特点,掌握各个部分的理论知识和常用的实现方法并用Matlab进行仿真实现,便于后面在C6678平台上编程实现。之后研究了C6678的硬件架构,对该系统软件开发涉及到的硬件资源及通信接口进行研究,如多核导航器、网络协处理器、共享存储器等,利用开发板及其提供的例程对涉及到的硬件资源进行研究,熟悉所涉及到的硬件资源的特点以及开发方式等。为后续更深入的研究开发做好准备。其次设计了基于SYS/BIOS的信号处理软件。SYS/BIOS作为实时操作系统内核。本课题开发的应用程序是基于该实时操作系统开发的。最顶层是多任务多核应用程序,在本课题中是信号处理和网络通信两大任务,分别分配到八个内核当中,其中0核负责网络通信,1-7核负责数据处理。中间层是SYS/BIOS实时操作系统,以及用来网络应用程序开发的NDK组件和用来实现核间通信的IPC组件。最底层是硬件层,这里包含了工程当中会用到的多核导航器、网络协处理器、共享存储器等硬件资源。NDK可以看做是SYS/BIOS操作系统的一个组件,其提供了完整的TCP/IP协议栈功能。运行在0核的程序便是基于NDK开发的网络应用程序,用来与信号处理板实现通信功能。此外还设计出了高效的并行算法,在1-7核中并行实现对雷达回波数据的处理任务。多核DSP具有多核并行的高效计算性能,在具体实现时需要对算法的并行性进行分析,充分考虑算法和硬件平台的特点,设计出良好的并行拓扑结构,平衡各处理器的负载,从而发挥出多核处理器的性能。在具体实现时应按照分割、通信、组合、映射四个步骤进行分析规划。C6678的存储器结构复杂需要合理规划数据的存放位置,提升内核访问效率。数据的存放位置需要根据数据的大小及访问频率并结合处理器的存储结构进行规划。最后基于MFC开发了相应的雷达调试软件,通过以太网实现了对信号处理板的通信与控制。利用该调试软件,对开发的信号处理程序进行调试,同时对信号处理的运行时间进行统计分析。本文主要研究以TMS320C6678处理器为核心构成的信号处理硬件平台的通信、控制及基本信号处理。设计灵活、高效的通信控制软件,以便于将来实际工程系统应用。

关键词： 多处理器   协同通信系统   无人直升机  

摘要： 针对无人直升机地面通信系统需实时处理内控、外控、任务、航迹规划等多个设备的数据的情况,设计了基于多处理器的协同通信系统,该系统具有五个处理器,各处理器之间协同工作,可以高可靠的实现设备之间的通信,保证了地面设备的有序工作,实际使用结果验证了该系统的可靠性和有效性。

关键词： 实时系统   多处理器   全局调度   可调度性判定   干涉  

摘要： 基于截止期分析和响应时间分析可以对全局固定优先级实时调度算法进行可调度性判定。而传统方法在实时任务中带入作业,处理器无法满足实时任务的计算需求。为此,提出一种可调度性判定方法。通过区分实时任务在具有和没有带入作业时产生的干涉,考虑带入作业的个数与实时系统中处理器的个数相关。实验结果表明,该方法能够减少计算的干涉量,得到一个更紧密的可调度性判定条件,提高多处理器实时系统中通过可调度性判定的任务数量。

关键词： 多处理器任务调度   混合流水车间   代理次梯度法   拉格朗日松弛   总加权完成时间  

摘要： 针对带多处理器任务的混合流水车间调度问题,以总加权完成时间为目标函数,考虑加工阶段间运输时间和工件动态到达的生产特征,提出了一种基于代理次梯度法的改进拉格朗日松弛算法。算法采用每次迭代只最优求解几个拉格朗日子问题的异步迭代策略,利用代理次梯度获得合适的乘子更新方向。分别应用所提出的改进算法和常规的基于次梯度法的拉格朗日松弛算法对多达150个工件的问题进行仿真测试,结果表明,所提出的改进算法比常规拉格朗日松弛算法表现出更好的求解能力,尤其是求解大规模问题。

关键词： 加速比   分布式存储   多层次互联   TMS320C6678  

摘要： 本文在对嵌入式高性能并行处理系统加速比的数学模型拓展分析的基础上,提出了一种当今更适于高性能信号处理算法的基于分布式存储的并行处理架构,并在此基础上设计实现了基于TMS320C6678的多片多核DSP互联的通用大容量存储实时信号处理卡,使用该板卡构建了某实时信号处理系统。验证了该架构具有标准化、模块化、可扩展、可重构的特点。验证了该系统强大的并行处理性能。

关键词： 龙芯   多处理器   并行计算   实验教学  

摘要： 随着计算机软硬件技术的不断发展,基于多处理器的并行计算机应用越来越广泛,本科生对多处理器的相关课程产生了浓厚的兴趣.本文以此作为出发点,从平台架构入手,介绍了基于龙芯的多路处理器实验教学平台,并分别以AES和DES算法为实验教学案例设计并行程序,将实验教学与民族芯有机结合.

关键词： 多处理器片上系统(MPSoCs)   任务分配   区域均温   遗传算法  

摘要： 随着集成技术的快速发展,使得单个芯片上集成IP核数目越来越多。然而,晶体管密度和处理器工作频率的不断提升,使得功耗密度持续增加,导致芯片热量的不断上升。因此,MPSoCs面临不可避免的散热问题。提出了一种基于处理器核区域均温(Regional Mean Temperature,RMT)的初始任务分配策略,该方法充分考虑到处理器核区域温度。通过向量距离计算处理器核温度梯度,使用遗传算法进行初始任务分配。实验结果表明,该策略相比于随机任务分配策略,峰值温度降低率、热点降低率和温度梯度降低率最高分别达到4.69%、42.31%和77.49%。

关键词： 三余度伺服系统   TMS320F28335   多处理器实时数据共享   余度管理  

摘要： 基于TI公司DSP芯片TMS320F28335设计了一种多处理器实时数据共享三余度伺服系统,首先搭建了基于McBSP通信总线的子控制器两两交互通信平台,实现了三余度伺服系统数据共享和信息交互,接着提出了双交互比电流均衡法,实现了三通道间的电流均衡严格同步,解决了余度伺服系统力矩纷争的技术难题,最后重点攻克了控制律用信号表决余度管理,实现三余度伺服故障监测及隔离、余度降级故障平滑切换的技术难题,使伺服系统的实时性和可靠性得到最大程度的提高。

关键词： VLSI阵列   拓扑重构   容错   分治   算法  

摘要： 从多处理器阵列中获取所需大小并且同步通讯性能优良的子阵列,是高性能拓扑重构的核心问题之一。基于不同的逻辑列剔除策略提出了3种面向通讯同步的拓扑重构算法:基于分治思想剔除逻辑列的重构算法(SCA_01),该算法能够使被优化的逻辑列相对均匀地分布在物理阵列中;优先剔除长逻辑列的贪心重构算法(SCA_02),该算法能够使被优化的逻辑列的长链接总数最少;基于分治与长链接数的混成重构算法(SCA_03),该算法将某一区域内的最长逻辑列剔除,且尽可能将剩余逻辑列均匀分布在物理阵列中。同时,对逻辑阵列的最大通讯延时给出了下界的求解算法。实验结果表明,3种算法在故障率小于1%、逻辑列的剔除率超过20%时,算法重构出的逻辑阵列的通讯延时特别接近计算出的性能下界。在多数情况下SCA_01优于SCA_02和SCA_03,而后两者的性能相近。在小阵列上且故障率与剔除率较小时,SCA_02具有性能优势,但在大阵列上SCA_03具有优势。在32×32的阵列上,SCA_01构造的阵列产生的通讯延时较SCA_02和SCA_03产生的延时平均减少25%,并且运行速度也提升了19.4%。