关键词： 片上多处理器   Cache一致性   监听   监听均衡  

摘要： 基于目录的Cache一致性协议在片上多处理器(CMP:Chip Multiprocessor)中被广泛采用,监听是该协议中频繁使用的一类事务.过多地监听某个处理器核的私有Cache会干扰该核的正常读写操作,降低其访存带宽,这种现象随着CMP处理器中核数目的增加更加严重,造成各处理器核之间的访存带宽不平衡,影响同步操作的性能,降低处理器的并行性.在设计片上多处理器Cache一致性协议时,通过目录项中增加数据提供者标识,采用一种选择监听哪个处理器核的私有Cache以获取最新数据的策略,能够平衡各处理器核的私有Cache被监听打扰的概率,避免个别处理器核的正常访存操作被频繁干扰导致的性能显著下降,确保处理器的整体性能.

关键词： Spiking neural network   Simulation   Visualizaton   Embeddable script engine   Hardware Emulation  

摘要： It is crucial for any hardware platform emulating neural networks to have tools that give valuable insight to emulated network. A solution that adresses these needs for the specific multiprocessor array used in the Perplexus project [1] will presented in this paper. It consists of a software that exploits interface between the platform and outside world. It instructs and fetches the needed data from the device. The precise data source is defined by user-defined JavaScripts' expressions that are evaluated by the program and presented simultaneously using waveform, histogram and raster plots in real time.

关键词： 现场可编程门阵列   多处理器   嵌入式操作系统   互斥通信   任务调度  

摘要： 随着现今FPGA微处理器芯片容量的极大增强，其功能和性能也随之增强，所以由FPGA构成的多处理器系统逐渐受到了业界的青睐。其硬件体系结构一般由多个不同型号的FPGA芯片组成主协处理器，能够满足处理效率高，灵活性好以及扩展能力强等要求，从而能够实现复杂的并行处理和实时控制。随着多FPGA系统架构应用的日益广泛，对于硬件系统之上的所需的软件系统提出了前所未有的挑战，其中，操作系统作为软件系统的核心和支撑，面向多FPGA的实时嵌入式操作系统的研究及其开发，成为多FPGA嵌入式系统设计开发的一个关键问题，其中，嵌入式操作系统内核启动，多FPGA任务间互斥通信以及多任务调度机制等，是多FPGA的嵌入式操作系统的核心关键技术。能否实现可以支持驱动多FPGA架构的实时嵌入式操作系统的核心技术，就显得尤为重要了。 以多个FPGA芯片的硬件系统平台为基础，主要研究异构多FPGA系统架构之上的实时嵌入式操作系统核心技术。该多FPGA系统平台的硬件结构，以一个Spartan-6FPGA处理器作为主控处理器，负责其他处理器芯片的控制与管理，两个Virtex-5FPGA处理器作为协处理器，负责系统的信息采集与数据处理。主要研究了可以驱动多FPGA的实时嵌入式操作系统，其关键问题是可以适应于多FPGA的嵌入式操作系统内核、多FPGA任务间互斥通信机制以及多FPGA任务的调度机制，因此，本文选用嵌入式Linux操作系统和Xilkernel嵌入式操作系统作为研究对象，并对其中的操作系统内核、进程间通信以及进程调度等进行研究与改进。对两种嵌入式操作系统的内核体系架构，多FPGA架构对嵌入式操作系统的影响以及操作系统如何更好地组织和协调多FPGA之间的互斥通信与任务调度进行了重点的研究与分析，完成了驱动多FPGA的实时嵌入式操作系统的关键核心技术的设计方案与实现过程。 旨在解决目前大多数操作系统还不能很好的支持和驱动多FPGA体系架构的难题，设计并实现了可以驱动多FPGA的实时嵌入式操作系统内核以及多任务之间的通信与调度机制，成功移植了改进之后的操作系统并对其测试结果进行了总结与分析，验证了可以驱动多FPGA的实时嵌入式操作系统核心技术的正确性与科学性。

关键词： 温度感知   多核任务调度   多处理器片上系统   滑动窗口   动态电压/频率调整   热点  

摘要： 近几年,越来越多的新型嵌入式系统需要高性能、高集成度的处理器来满足其相关的嵌入式设计约束,例如减小系统的物理尺寸或者降低功耗。在这种情况下,多处理器片上系统(Multiprocessor systems-on-chips, MPSoCs)成为了解决这一问题的一个比较理想的方案,并且引起了学术界和工业界的共同关注。然而,随着处理器内核数目和集成度的增加,芯片内部功耗值和发热量急剧增加,芯片内部温度也随之上升。高温热点和大的温度变化增加了系统的冷却成本,降低了系统的可靠性和性能,严重制约了高性能微处理器在实时系统中的应用和发展。在满足实时系统截止期和芯片阈值温度的约束下,如何执行任务调度、降低芯片能耗是一个亟需解决的热点问题。 在研究了多种关于多处理器片上系统的温度管理技术的基础上,提出了两种温度感知的动态任务调度算法。首先,本文提出了一种MPSoCs中基于滑动窗口模型的温度感知动态任务调度算法Prob-HN。该算法根据各个内核以及其邻居单元的当前温度和历史温度,计算内核的任务分配概率,然后选择一个概率最大的空闲内核来执行任务。在考虑内核的历史温度影响时,定义了一个温度滑动窗口模型,用来记录最近门个任务到达时各单元的温度,同时,考虑到距离当前时间越远的历史温度对当前的影响越小的情况,定义了一个衰减函数,对不同时间的历史温度分配不同的影响权重。在考虑内核邻居单元的温度时,为了权衡算法的精确度和复杂度,将物理位置直接相邻的单元定义为邻居单元,只考虑分组内邻居单元之间的温度影响,不考虑分组间单元之间的温度影响。 针对支持DVFS的MPSoCs中实时任务的调度问题,本文提出一种温度感知动态任务调度算法Prob-V。该算法首先根据内核自身的温度以及其邻居单元的温度,为每一个空闲内核计算一个任务分配概率,然后选择任务分配概率最大的空闲内核来执行就绪的任务。当第一步中选定内核来执行就绪任务之后,算法将依据两个定理为选定的内核确定合适的电压／频率状态,在保证任务可以在截止期之前完成的情况下使内核的最高温度最低。 为了对本文提出的温度感知的动态任务调度算法进行评估,本文使用HotSpot5.0作为功率-温度建模工具,根据具体的多处理器片上系统的特性开发了一个连续运行的动态调度模拟器。该模拟器可以方便的对各种多处理器片上系统中的温度感知的动态任务调度算法进行评估；可以根据需要生成各种周期性、带依赖关系的随机任务集,或者低、中、高负载的固定任务集；可以将算法执行过程中处理器各组成部分的温度以图形化的形式进行动态显示。利用本动态调度模拟器,对文中提出的温度感知调度算法的性能进行了评估,所有结果均是根据UltraSPARC T1处理器芯片上收集的数据得出的。实验结果表明,本文提出的两个调度算法与已有算法相比均能够有效的减少高温热点的累计时间,降低芯片内部各单元在空间和时间上的温度变化,从而实现相对较低并且时间稳定、空间均衡的温度分布。

摘要： Multiple programming models are emerging to address the increased need for dynamic task-level parallelism in applications for multi-core processors and shared-memory parallel computing, presenting promising solutions from a user-level perspective. Nonetheless, while high-level parallel languages offer a simple way for application programmers to specify parallelism in a form that easily scales with problem size, they still leave the actual scheduling of tasks to be performed at runtime. Therefore, if the underlying system cannot efficiently map those tasks on the available cores, the benefits will be lost. This is particularly important in modern real-time systems as their average workload is rapidly growing more parallel, complex and computing-intensive, whilst preserving stringent timing constraints. However, as the real- time scheduling theory has mostly been focused on sequential task models, a shift to parallel task models introduces a completely new dimension to the scheduling problem. Within this context, the work presented in this thesis considers how to dynamically schedule highly heterogeneous parallel applications that require real-time performance guarantees on multi-core processors. A novel scheduling approach called RTWS is proposed. RTWS combines the G-EDF scheduler with a priority-aware work-stealing load balancing scheme, enabling parallel real-time tasks to be executed on more than one processor at a given time instant. Two stealing sub-policies have arisen from this proposal and their suitability is discussed in detail. Furthermore, this thesis describes the implementation of a new scheduling class in the Linux kernel concerning RTWS, and extensively evaluate its feasibility. Experimental results demonstrate the greater scalability and lower scheduling overhead of the proposed approach, comparatively to an existing real-time deadline-driven scheduling policy for the Linux kernel, as well as reveal its better performance when considering tasks with

关键词： 多线程   多处理器   进程   函数  

摘要： 本文介绍了在Windows操作系统下的多线程编程时进程与程序的关系,阐述了多线程程序的创建、在使用线程函数时实现多线程应用时的参数设置等问题,最后介绍了在测控程序中的应用和注意事项。

关键词： 数据流   可重构   FPGA   多处理器  

摘要： 越来越多的实时应用需要高速的处理速度，当速度达不到要求时，只能采用降载策略，因此提高处理速度成为很多数据流应用系统的一个关键。随着硬件技术的迅速发展，越来越多的研究人员意识到了硬件技术能够极大的提高数据的处理速度。普通协处理器可用于数据流的处理，但是当查询变化时，其硬布线是不会改变的，这会导致协处理器的综合性能在某个时间区间内不是最优的。因此本文研究设计可重构的处理器来加速数据流的处理，使得处理器的硬布线可以根据查询的变化而变化。本文主要的创新性工作包括以下几个方面： (1)通过分析可重构硬布线的思想，设计了可重构SPJ(select-project-join,即选择、投影和连接)查询处理器的框架。根据这个框架，将注册的查询语句转化为相应的查询树，把查询树的每个节点作为一个原子操作，各原子操作对应一个处理核模块。然后根据查询树调用相应的处理核模块，进行编译执行，并下载到FPGA开发板上。 (2)实现了可重构的SPJ查询处理核模块。用硬件语言Verilog HDL实现了选择、投影和连接三种处理核模块，还设计了各模块相应的指令集。不同查询经过优化和编译，转化为相应的指令序列，在处理核中完成处理，以提供高性能的查询处理并满足不同的连续查询需要。将可重构的SPJ查询处理器与软件方法实现的数据流的SPJ处理进行了比较，实验结果证明了SPJ处理器的高速度与灵活性。 (3)连接模块中涉及到多连接区的探测序列优化问题，其实质就是多处理器(独立内存)并发处理环境下多流连接的优化问题，即如何合理安排各条流连接的顺序以提高系统吞吐量。提出两种算法，一种是以最小生成树为启发式规则的启发式调整优化算法;另一种是以贪婪算法为中心思想的静态求解算法。两种算法都是建立在数据流之间连接率保持恒定的前提下。实验结果表明两种算法都能较好的实现提高系统吞吐量的目标。

关键词： 多处理器   多轴协调控制   交叉耦合控制   同步控制  

摘要： 多轴运动控制过程中会产生跟踪误差、轮廓误差、刀具方向误差和同步误差。为减小这些误差,本文首先对同步协调控制算法、轮廓误差计算方法和交叉耦合控制策略进行研究,提出采用同步光栅尺直接检测同步误差的新型同步控制器用于实现同步误差控制,并采用基于T-N坐标系交叉耦合控制器实现轮廓误差和切向误差控制。其次,对单轴运动控制系统辨识、单轴位置控制器建模和多轴协调控制系统建模,并通过仿真完成单轴位置控制器中PID控制、前馈控制和自适应滑模变结构控制的参数整定,以及多轴协调控制系统中新型同步控制器与基于T-N坐标系交叉耦合控制器参数整定。最后,采用模块化和层次化设计思想,以轴为单位设计单处理器多轴协调控制系统架构,并以此为基础设计出多处理器多轴协调控制系统架构。在搭建的单处理器多轴协调控制系统实验平台上进行X-Y协调控制实验;在多处理器多轴协调控制系统平台上进行直线型同步协调控制实验。实验结果表明:(1)采用自适应滑模变结构控制与前馈控制的复合位置控制器,进给速度为10mm/s和20mm/s情况下:在单处理器多轴协调控制系统中加入基于T-N坐标系交叉耦合控制器后,圆弧轨迹轮廓误差RMS分别降低34.48%和41.58%,NURBS轨迹轮廓误差RMS分别降低37.34%和38.95%;在多处理器多轴协调控制系统中加入新型同步控制器后,两轴同步误差RMS分别降低 63.95%和 55.47%。(2)采用多处理器架构实现多轴协调会可以解决单处理器资源不足问题,而且与1块处理器完成多个轴控制相比,若采用1块处理器完成一个轴运动控制,会明显减少各块处理器周期性强实时任务执行时间,提高多轴协调控制性能。

关键词： 穿水冷却   分布式多处理器控制   冷却速度   闭环控制   上位机  

摘要： 随着钢铁行业的快速发展和国民建设的需要，棒材的生产向高速化、连续化和高产化方向发展，这就要求轧制之后的棒材能够实现快速冷却，以提高生产效率。穿水冷却技术很好的解决了这一问题，通过使轧后的棒材强行穿过高压冷却水，利用热交换原理降低自身温度，提高冷却速度，同时还使棒材的综合性能得到了提升。这一技术得到了行业内的普遍认可。 传统的穿水冷却控制方式自动化水平较低，尤其在中小型企业中，控制方式多为单机开环控制，只能实现简单的单任务顺序控制，控制精度较低，某些工序还需要人工干预，因此，控制系统的稳定性、快速性和棒材的冷却效果都不尽理想。 为了解决这一问题，本文提出了一种分布式多处理器控制方法，即利用通信网络将物理上分散的多个处理器互连，协同完成同一个控制任务。这种控制方式结合了多处理器和分布式控制的优点，将复杂的控制任务分割成多个功能简单的子系统分派到不同的处理器去完成，简化了单个处理器的控制任务，并通过上位机监控，和对生产现场的历史数据曲线进行分析，验证了这一控制方法的可行性，不但使系统的可靠性和稳定性得到提高，同时还实现了系统的快速响应，也使棒材的冷却精度也得到了提升。

摘要： Technology scaling trends have enabled the exponential growth of computing power. However, the performance of communication subsystems scales less aggressively. This means that an application constrained by memory/interconnect performance will not be able to use the available computing power efficiently—in fact, technology scaling will make this efficiency even worse. This problem can be alleviated if algorithms minimize communication. To this end, we describe communication-avoiding algorithms and highly optimized implementations of a sparse linear algebra kernel called "matrix powers". Results show up to 2.3× improvement in performance over the naïve algorithms on modern architectures. Our multi-core implementation of matrix powers enables us to develop a communication-avoiding iterative solver for sparse linear systems which is up to 2.1× faster than a conventional Generalized Minimal Residual method (GMRES) implementation. Another problem plaguing the supercomputer industry is the power bottleneck—power has, in fact, become the pre-eminent design constraint for future high-performance computing systems which is why computational efficiency is being emphasized over simply peak performance. Static benchmark codes have traditionally been used to find architectures optimal with respect to specific metrics. Unfortunately, because compilers generate suboptimal code, benchmark performance can be a poor indicator of the performance potential of architecture design points. Therefore, we present hardware/software co-tuning as a novel approach for system design. In co-tuning, traditional architecture space exploration is tightly coupled with software auto-tuning for delivering substantial improvements in area and power efficiency. We demonstrate co-tuning by exploring the parameter space of a Tensilica's Xtensa-based multi-processor running three of the most heavily used kernels in scientific computing, each with widely varying micro-architectural requirements: sparse matri