关键词： 视觉检测   SOPC   IP核   多处理器   硬件加速   模板计算   小波变换  

摘要： 随着计算机视觉和集成电路等技术的飞速的发展,已经出现了一种新的检测技(?)——基于计算机视觉的图像检测技术。由于在检测过程中要求实时处理的数据量(?)、处理实时性要求高、且常常包含有诸如分割、检测、标记、识别等比较复杂的(?)法,因此通常都采用多处理器架构的嵌入式实时系统来完成。随着人们对系统集(?)度要求的不断提高,同时FPGA的性能和集成度大大的提高,用FPGA来处理数(?)信号可以很好的解决数据量大、处理速度不匹配、可靠性低及精度小等问题,并(?)很好协调并行性与顺序性的矛盾。本文基于SOPC技术,以Xilinx FPGA为开发(?)台,在单个芯片上设计了一个嵌入式视觉检测系统,集图像处理算法、嵌入式技(?)和多处理器并行处理技术为一体,实现了视频图像的实时采集,图像检测的加速(?)理。主要完成的内容有： 1.根据视频标准,采用Xilinx EDK设计一个基于IPIF接口的视频采集IP核;(?).层软件通过总线接口实现对IP核的控制并以DMA的方式从标准视频流中实时获(?)图像信息。 2.通过对基于模板计算的预处理理论的分析,设计一个以Xilinx DSP48单元为(?)础的图像预处理模板计算IP核,实现对图像滤波、锐化和边缘检测等基于模板运(?)算法的快速处理,IP核基于FSL接口以协处理器的方式接入系统,提供高速的模(?)运算,并支持最大为5X5的模板。 3.根据小波变换的理论,研究了一个基于有限冲击响应滤波器(FIR)的小波(?)测加速处理IP核,对小波分解和重构进行实时处理。小波加速IP核作为协处理(?)计入系统,上层软件可以通过配置IP核的滤波器系数来实现对各种不同的小波算进行加速计算的需要。 4.基于Xilinx的多处理器架构,以uCOSII操作系统为基础,设计了一个双处器的协调方案,实现了图像处理任务的平行处理,并提出一种基于双处理器协处器的接入方式,并根据实验结果分析了实现多处理器加速的关键因素。 5.对uCOSII原有的调度策略进行改进,实现了并发执行多任务的功能。

摘要： Benchmarking has become one of the most important methods for quantitative performance evaluation of processor and computer system designs. Benchmarking of modern multiprocessors such as chip multiprocessors is challenging because of their application domain, scalability and parallelism requirements. In my thesis, I have developed a methodology to design effective benchmark suites and demonstrated its effectiveness by developing and deploying a benchmark suite for evaluating multiprocessors. More specifically, this thesis includes several contributions. First, the thesis shows that a new benchmark suite for multiprocessors is needed because the behavior of modern parallel programs is significantly different from those represented by SPLASH-2, the most popular parallel benchmark suite developed over ten years ago. Second, the thesis quantitatively describes the requirements and characteristics of a set of multithreaded programs and their underlying technology trends. Third, the thesis presents a systematic approach to scale and select benchmark inputs with the goal of optimizing benchmarking accuracy subject to constrained execution or simulation time. Finally, the thesis describes a parallel benchmark suite called PARSEC for evaluating modern shared-memory multiprocessors. Since its initial release, PARSEC has been adopted by many architecture groups in both research and industry.

关键词： 高性能集群计算   地震资料处理   并行文件系统   Lustre  

摘要： 本文提出了一个基于并行文件系统的地震资料处理的集成平台架构，消除了传统共享网络存储系统的瓶颈，解决了大规模数据处理中的效率问题。石油天然气勘探地震资料处理过程中的多个环节需要对大数据量并发读写，由于网络带宽、文件系统等性能问题，造成I/O等待、集群系统效率低下，无法实现有效的协同工作。 本文通过分析地震资料处理应用中的并行计算、数据布局特点和主流网络存储技术，挖掘出制约高性能计算效率的关键因素。通过对并行文件系统Lustre进行深入的技术和应用场景分析、得出Lustre可以成为存储系统和应用软件之间的桥梁，消除大量并发应用进程访问存储系统的瓶颈。 搭建了一套部署Lustre文件系统的高性能集群系统，进行系统的I/O和应用性能测试，通过测试数据的分析，印证了方案的有效性，这就为下一步的推广和优化打下了良好的基础。

关键词： Systems on a chip-Design and construction   Multiprocessors   Hong Kong Polytechnic University-Dissertations  

摘要： With increasing demand for high-performance multimedia in battery-driven mobile devices, multicore architecture such as MPSoC (Multiprocessor System-on-Chip) is becoming widely adopted in embedded systems. When real-time streaming applications such as Internet video conferences and surveillance digital video recorders are executed on such chip multiprocessors, both time performance and energy consumption need to be considered. In order to fully take advantage of the multicore architecture of MPSoCs, various techniques have been proposed to explore and increase parallelism of streaming applications. These parallelization techniques usually impose a large amount of intercore communications with significant energy overhead and intercore communication overhead. By minimizing these overheads, a shorter period can be applied and system performance such as energy consumption and memory usage can be improved. In this thesis, we have attacked these problems from several aspects including the optimization of time performance, energy consumption, and memory usage for streaming applications on MPSoCs considering various overheads. First, we focus on solving the energy optimization problem for real-time streaming applications on MPSoCs by combining task-level coarse-grained software pipelining with DPM (dynamic power management) and DVS (dynamic voltage scaling) considering transition overhead, intercore communication, and discrete voltage levels. We propose a two-phase approach to solve the problem. In the first phase, we propose a coarse-grained task parallelization algorithm to transform a periodic dependent task graph into a set of independent tasks by exploiting the periodic feature of streaming applications. In the second phase, we propose a genetic algorithm that can search and find the best schedule with the minimum energy consumption. Experimental results show that our approach can achieve a 24.4% reduction in energy consumption compared with previous ***, we jo

关键词： 网络处理器   异构并行多处理器   SRAM控制接口   资源共享   容量配置  

摘要： 随着计算机网络和通信系统的发展,对接口电路和外围器件在执行速度上提出了更高的要求。本设计中的网络处理器外接SRAM,主要用于存储网络处理器分组描述符,队列描述符以及索引表,SRAM控制接口完成控制网络处理器内部的异构并行多处理器对片外SRAM资源的存取访问,将不同处理器的专用指令转化成SRAM可以识别的操作命令,并完成相应的网络操作。 针对网络应用,本设计中的SRAM控制接口具有以下三个特点:第一, SRAM控制接口支持网络处理中不同指令集异构并行多处理器共享片外SRAM;第二,除了支持读和写操作以外,根据网络数据处理需要,SRAM控制接口还能够完成读锁操作、写解锁操作、解锁操作、POP操作、PUSH操作以及位写操作等6种操作,在功能上能够更有效地支持网络数据处理,提高总线利用率;第三,SRAM控制接口能够根据片外SRAM存储容量的变化进行容量配置,即:当多处理器对不同存储容量的片外SRAM进行访问时,不需要改变SRAM控制接口模块的硬件结构,只需要配置SRAM控制器单元的控制状态寄存器的相应参数,就可以实现对片外SRAM的正确操作。 基于上述网络应用SRAM访问需求的特点,本设计完成了对SRAM控制接口模块的RTL级语言描述,功能仿真和性能仿真结果表明SRAM控制接口可以完成多核处理器对片外SRAM的访问,在SMIC 0.13μm工艺下达到200MHz的执行性能,能够支持2.5Gbps网络线速传输要求,完成了预期的设计目标,满足了课题的需求。

关键词： 片上多处理器   片上互连网络   实时操作系统   乱序超标量   同时多线程  

摘要： 受到功耗的制约和单线程程序有限指令并行性的影响,单核处理器性能的提升在2000年以后变得越来越艰难。片上多处理器(chip multi-processor)凭借其强大的并行处理能力、高带宽的数据通信、高效的资源利用率以及良好的扩展性逐渐成为了处理器继续按照摩尔定律提升性能的新方向。然而作为一项新技术,片上多处理器还存在许多亟待解决的问题,这些问题制约了片上多处理器的进一步发展。本文以提高片上多处理器系统的性能为目标,从系统的角度综合考虑这些问题,着重研究了片上多处理器设计中的三个关键技术：具有低时延要求的片上短消息传输互连网络,高效的多核操作系统调度器,以及兼顾单、多线程处理能力的控制处理器核。 首先,根据片上处理器核物理位置相对较近的特点,本论文提出了采用共享寄存器堆来构建专门用于传递同步消息和广播数据的短消息传输网络。共享寄存器堆实现了核间信息的快速交互,从而满足了短消息传输低时延的要求。同时该网络在物理上有较低的写入逻辑时延和较小的读出逻辑时延,而且面积和功耗都较小,这些特点使得该网络能够方便的集成到片上多处理器中。实验结果表明,通过设计专门用于传递短消息的网络,同步消息的传递开销被大幅降低,有效减少了任务的调用开销;同时短数据广播的效率也得到了提升,减少了通信开销。实验结果表明,五个科学计算核心算法性能上有5.62%到25.38%的提升,片上互连网络的面积和功耗的增加都不超过1%。 其次,本论文提出了一种基于主从式实时操作系统(Real time operating system-RTOS)的调度器(scheduler)来高效地管理片上多核系统。通过定义操作系统和应用程序之间的协议,编程人员只需要提供协议中所定义的内容,不需要再在程序中加入同步和数据传递操作,把这些交由操作系统完成,从而降低了并行编程的难度。调度器的设计根据科学计算应用程序的特点,结合数据流图编程模型,采用了分类的调用策略来降低任务的调用开销。操作系统和片上互连网络的协议中采用了不同的网络接口函数来高效支持调度器对不同网络的访问,从而减少了网络通信时延。实验结果表明,通过减少调用开销和通信时延,设计的调度器有效的提升了片上多核系统的性能(从5.25%到19.62%不等),从而使得五个科学计算核心算法的在多核系统上有较高的性能-效率不低于59.00%,而调度器的代码空间只有5.38KB。 最后,本论文提出了一种采用乱序超标量和类同时多线程技术(simultaneous multithreading SMT)的处理器来满足控制处理器核对于单线程执行能力和任务吞吐率的要求。通过挖掘单线程任务中指令的并行性,乱序超标量技术有效地改善了处理器的单线程执行能力;类同时多线程技术的采用不但改善了处理器的任务吞吐率,而且提高了执行部件的利用率。实验结果表明,乱序超标量机制加速了应用程序中串行任务部分的执行,多核平台上五个科学计算程序的执行效率有1.13%到10.4%的提高;同时类SMT多线程技术有效提升了处理器单位芯片面积的吞吐率,可以达到1303.9DMIPS/mm2。

关键词： sCPU-dBUS   双总线结构   系统切换   性能指标  

摘要： 随着互联网逐渐深入到各行各业,网络安全问题正日益被人们所关注。敏感数据的被盗、隐私数据的曝光或者信用卡的信息、登陆账号和密码丢失等问题,使计算机网络安全性亦越来越引起人们的重视。许多专家学者更期望从新的技术领域来解决网络安全问题,而不是仅仅局限于已经形成的技术领域。单处理器双总线安全计算机体系结构(sCPU-dBUS)从改进计算机体系结构的角度,进一步的加强计算机系统的网络安全性,它的思路是将总线分为本地总线和网络总线两种类型,使用两条总线来取代传统的单总线结构,采用物理隔绝来保护敏感数据。 随着人们对系统功能要求的逐渐增多,单处理器的性能逐渐不能满足人们的需求,因此本文在单CPU双总线安全计算机体系结构(sCPU-dBUS)的基础上提出了多处理器双总线安全计算机体系结构,来提高双总线体系结构计算机系统的性能。针对此安全体系结构在FPGA开发板-V6上进行了研究、设计与仿真。 本文首先针对该体系结构的整体硬件设计进行了阐述,详细描述了总线桥接器、多处理器阵列、时钟、信号设置。同时,为保证增加的CPU阵列能够得到充分的使用,增强系统的健壮性,提出了一种基于浮动监督式的多CPU管理方式技术方案,该方案可以极大避免系统因单个CPU资源的崩溃而造成的整个系统的崩溃,并对整个体系结构进行了仿真实现。 其次,由于该体系结构是面向嵌入式应用的新型计算机体系结构,与传统嵌入式体系结构相比较,该安全体系结构大大增强了系统的安全性,同时也拥有单总线嵌入式系统中所没有的硬件设计——总线桥接器,它是这种新型计算机体系结构中最重要的部分,传统的嵌入式操作系统的性能测试中,没有针对或者考虑到这种新型体系结构中总线桥接器及总线切换机制对系统的影响,也没有相应的指标来对其衡量,为方便后续研究改进总线桥接器,本文结合单总线嵌入式实时操作系统性能指标与该体系结构专有的总线切换机制的特点,设计切换延迟、系统转换以及系统间数据交换速率三个指标来对总线桥接器及系统切换机制的性能进行度量。 最后,对该体系结构中总线桥接器及总线切换机制进行了测试,并对测试结果进行了分析。

摘要： As the size and scale of supercomputers continues to increase at an exponential rate the number of users on a given supercomputer will only grow larger. A larger number of users on a supercomputer places a greater importance on the strength of information security. Nowhere is this requirement for security more apparent than the file system, as users expect their data to be protected from accidental or deliberate modification. In spite of the ever-increasing demand for more secure file system access the majority of parallel file systems do not implement a robust security protocol for fear it will negatively impact the performance and scalability of the file system. We provide a capability-based security protocol for use in high-performance parallel file systems that is capable of meeting the performance and scalability requirements of current and future supercomputers. We develop a reference implementation for the Parallel Virtual File System and show its performance characteristics using several microbenchmarks. Our test results show that capability-based security is capable of protecting access to parallel file system objects, in some cases with little overhead.

关键词： 实时操作系统   高级Petri网   模拟框架   多处理器调度算法   任务分割  

摘要： 实时操作系统具有对重要性各不相同的任务进行统筹兼顾、合理调度的特点,因此近些年被大量用于嵌入式开发中。在整个实时系统中实时调度算法往往担负着关键控制系统的角色,实时系统的任务调度的研究成果对于提高我国关键系统领域具有十分实际的意义。本文在基于实时操作系统的任务调度理论的基础上,研究分析了目前常见的实时操作系统,并实现优化了多处理器实时调度算法及其模拟框架,最后将其改进算法应用到企业原材料检验过程中,得到了较好的效果。 本文研究的主要问题有以下几个方面: 本文首先介绍了当前常见的实时操作系统:RTLinux,QNX,LynxOS,RTEMS,VxWorks。分别主要介绍了其实时内核的实现方式,并分析其操作系统在此架构上实时性能的优劣。本文在此基础上,分析了现有实时调度算法检测方法的缺陷,并结合实时调度算法理论,提出了一种新的基于高级颜色时间Petri网实时调度算法模拟框架—PSch。该模拟框架不仅弥补了基本Petri网的状态空间爆炸的缺陷,而且解决了先前检测方法实时监控能力弱、通用性不强、模拟测试参数不全面等问题。实验结果表明,PSch能够较好的对实时调度算法进行模拟和验证,达到了实时调度算法模拟框架的基本需求。 论文以典型的实时操作系统RTLinux为例,通过分析其内核源码,在研究其内核实时调度的实现机制及其调度算法的基础上,本文根据多处理器的特点,提出了一种实时多处理器动态分割并行调度算法SPara。该算法解决了此前多处理器算法Myopic,EDPF等仅依据截止期对任务调度时产生的问题,实现了增加任务紧迫度限制的调度策略,以及针对执行时间长且截止期紧迫任务的有效调度方法。同时算法结合高级颜色时间Petri网理论进行建模并仿真。测试结果表明,新算法SPara在处理器利用率以及调度成功率方面较Myopic等算法有较大提高。最后,将SPara算法应用到原材料检验系统中,实验结果表明,该算法提高了原材料检验的成功率和检验人员效率。

关键词： 可调度性分析   多处理器   实时系统   Uppaal   模型校验  

摘要： 相较于单处理器的执行平台,多处理器的执行平台由于可以提供更强大的处理能力而正在被越来越广泛的应用到各类实时系统中。例如,越来越多的嵌入式系统使用多处理器的平台来执行实时的应用程序,而这些应用程序又被分割为一个个的实时任务在平台上执行。又如,在有些系统上,实时的任务在系统运行时生成,继而在有时间限制的条件下被执行,如一系列由事件触发的中断需要在它们的截止时间内可抢占的执行。 多处理器的实时系统的设计是一件十分复杂工作,需要考虑众多的因素,如处理器的数目,处理器的类型和结构,任务的分配,操作系统的选择等等。由于在系统设计时各部分的选择(如以上提及的选择)具有一定的自由性,要设计一个正确的,有效的系统就成了一项不小的挑战。这需要设计者对各部分如何独立运作以及它们之间如何协同运作都要精心设计,这通常通过对系统进行建模来实现,而建模之后往往要对系统的正确性和有效性进行验证,由于各个系统的运行机制各不相同,要验证的系统属性常常不一样,但有一个重要的问题往往在系统设计时就需要解决,那就是确保系统中的任务能在它们的截止时间内执行完毕,这就是所谓的可调度性分析。 目前存在着一些解决实时系统的可调度性分析问题的方法,如传统的可调度性测试方法,它基于处理器的利用上界(processor utilization bounds),如果测试值低于上界,则系统可调度,如果高于上界,则无法判断。任务自动机(task automata)是一类扩展了的时间自动机,它被专门用来进行可调度性分析。Times是一个基于任务自动机理论的工具,这个工具被用来在单处理器平台上面进行可调度性分析。 尽管实时系统的可调度性分析已经有了众多方法,但是,目前没有一种通用且有效的方法适用于多处理器平台,也没有一种方法将系统的各个部分完整的指定,分层次的建模,并且整体的看待系统的可调度性分析和形式化验证。在这样的背景下,如何在时间自动机理论的基础上提出一种系统模型,这个模型能支持多处理器平台上的形式化的验证和模拟,并且支持系统的正确性分析,如可调度性,就是一个值得我们研究的问题。 在这篇文章里,我们首先将一个典型的实时系统划分成以下几个模块:硬件环境,任务系统和多处理器的执行平台,然后,我们在模型校验工具Uppaal中用时间自动机对各个模块建模,用以刻画它们独立和交互的行为,这样,我们可以在一个统一的框架当中对系统进行形式化验证和可调度性分析。同时,我们在提出的模型中留下了可供设计者修改的接口,使得此模型具有一定的通用性和可伸缩性,设计者们可以根据现实的实时系统进行修改,以适应系统的具体要求。在对拥有较少数量的任务和处理器的系统建模和验证之后,结果表明,我们的建模方法是可适应和可扩展的,系统设计者可以利用它来为特定的系统进行设计和验证。