关键词： 状态估计   不良数据辨识   GPU并行加速   表达式森林   异构计算  

摘要： 目前,随着电力系统省地一体化、输配一体化的发展和分布式能源大规模的接入,电力系统分析的维度越来越高,传统的计算方法难以满足未来实时计算的要求。状态估计作为现代能量管理系统（Energy Management System,EMS）中最基础和重要的一个环节,必须保证其实时性。因此,本文立足于现代图形处理器（Graphic Processing Unit,GPU）并行加速技术,研究大规模电力系统的高性能状态估计方法。首先,本文简要介绍了不良数据辨识和状态估计技术的研究背景和研究现状,并介绍了GPU通用计算架构的特点,说明了课题研究的基本概要。随后,基于最大正常测点率（Maximum Normal Measurement Rate,MNMR）理论,提出了一种采用GPU并行加速的不良数据辨识方法,并设计了算法粗细粒度的并行加速策略,为后续的状态估计提供了良好的数据支撑。然后,针对潮流计算和状态估计中需要大规模计算表达式的特点,提出了基于最优表达式森林（Optimal Parallel Expression Forest,OPEF）的表达式并行计算方法,详细阐述了表达式森林（Expression Forest,EF）理论中的定义、生成和异构计算等环节,完整介绍了整个理论体系。最后,在采用牛顿法进行基本加权最小二乘（Weighted Least Squares,WLS）状态估计的基础上,从求解步骤中提炼出迭代的主要耗时成分,针对各个阶段分别设计GPU并行加速策略,实现了多阶段并行加速的WLS状态估计。算例结果表明,所提算法各个阶段均可采用GPU并行加速,加速后的算法计算时间短,加速效率高,能够满足实际运行需求。算法的内存和显存占用峰值较小,在普通的PC机上即可进行计算。

关键词： Computer science  

摘要： Modern real-time applications are becoming more demanding computationally while their temporal requirements, dictated by the physical world, often remain unchanged. This coupled with the increasing prevalence of multiprocessors in real-time systems necessitates that highly computation-demanding real-time tasks need to be parallelized to exploit the parallelism offered by the underlying hardware, in order to satisfy their temporal constraints. Scheduling parallel real-time tasks, however, introduces a new layer of complexity due to the allowance for intra-task parallelism. This dissertation addresses the problem of scheduling parallel real-time tasks in which tasks may (or may not) access shared non-processor resources, such as in-memory buffers or data structures. Specifically, for independent tasks, we propose new scheduling algorithms and schedulability analyses for parallel tasks with these characteristics, under federated and global scheduling. Experimental results show that the proposed algorithms and analyses improve the previously introduced methods. For parallel tasks that may access shared non-processor resources, we present a blocking analysis for two different types of spinlocks; through evaluations, we make a recommendation for a preferable ordering of locks. We also study practical runtime parallel scheduler designs for soft real-time applications and present a design that is more suitable for soft real-time systems.

摘要： Multilevel hierarchical cache is used to buffer the huge gap on processing speed between on-chip multi-core processor level and off-chip large-scale memory level. As the number of cores integrated on a single chip die recently tends to be dozens or even hundreds, the hierarchical cache loses its ability to cover over the speed gap and fails to optimally interconnect across on-chip components. More seriously, stacked multi-layer systems which have high integration density require a hierarchical cache with higher throughput to fully meet cache access demands among many concurrent threads, and also require more efficient method to guarantee data coherence in hierarchical cache. To meet the throughput requirement in hierarchical cache, multi-level and private-shared cache structures are used in the recent chip multiprocessor systems (CMPs). Those cache hierarchies can even take a half of overall on- chip area and energy consumption of CMPs. However, many components of a hierarchical cache rarely contribute access hits in the most of execution time, but they waste too much energy for standby. Moreover, shared data which serve to concurrent threads are existing in a hierarchical cache, and coherence maintenances on those data waste too many clock cycles. As a consequence, the current hierarchical cache induces serious issues as follows: (1) Power issue on misallocating cache resources and (2) Data sharing issue. In the issue (1), On- chip caches suffer from high energy consumption overhead and a chip area overhead while such hierarchical cache is failed to satisfy cache resource demands of many threads in a large scope. In the issue (2), cache accesses to shared data among concurrent threads cause extremely expensive coherence maintenance. The power issue (1) is caused by two reasons. First, increasing of cores requires a large scale of hierarchical cache for ensuring enough spare resources. Second, a demand for cache resource during runtime is locally changed along with

关键词： 脉冲神经网络   多处理器并行计算   树型结构框架   神经元编码   路由表设计   动态同步  

摘要： 近年来,脉冲神经网络的理论技术与工业应用得到快速发展,但同时神经网络模型的计算量也越来越大。脉冲神经网络的仿真模拟或模型训练的效率过低,并且缺乏相关硬件加速支持,研究者难以在单处理器计算机上难以对庞大的网络模型进行模拟仿真计算。本文提出一种多处理器脉冲神经网络模拟器的设计,本文模拟器可以映射于多处理器的集群架构上,利用多处理器的集群架构对脉冲神经网络开展并行计算,实现脉冲神经网络的加速仿真模拟。本文提出的模拟器设计主要有这几个方面:模拟器整体框架设计、神经元编码方式与神经网络任务的分发、神经元的通信方式和并行计算的时效性。在模拟器整体框架设计方面,为了保证了通信的有序性与高效性,本文提出内核—处理器以树型结构为整体框架。自定义神经元的编码和自定义了神经网络的任务分发算法。在网络通信方面采用神经元源地址寻址方式,自定义路由表,高效率地实现神经元间的脉冲传输。采用时间同步策略和动态同步方案,保证了多处理器间和多内核间并行计算的时效性。本文设计三组实验分别对模拟器进行准确性验证实验和加速模拟实验。首先以Izhikevich脉冲神经元作为准确性验证实验中的神经元模型,在模拟器中进行仿真模拟实验。实验结果表明,模拟器上的仿真模拟结果与原文献的仿真结果一致,模拟器可映射于多处理器的集群架构上。在模拟器加速模拟实验中,扩大了神经网络规模,通过模拟器的并行计算开展大规模的神经网络加速模拟实验。同时为了更深入测试模拟器的加速效果,对手写数字神经网络模型进行模型训练加速实验。两组加速模拟实验结果表明,映射于集群架构的模拟器可以对大规模脉冲神经网络的仿真模拟很好的加速效果。本文设计的多处理器脉冲神经网络模拟器可以映射于多处理器架构上,利用多处理器的并行计算实现大规模脉冲神经网络的加速仿真模拟,解决大规模网络难以在个人计算机上仿真模拟的问题。同时,多处理器模拟器的设计也为今后大型类脑计算机设计提供模拟器层面的设计方案和思路。

关键词： 接口技术   智能仪器   动态扫描  

摘要： 微处理器接口技术是智能仪器设计课程教学的一个重要内容,文章介绍了一个专门为此设计的FPGA+MCU(DSP)+外设的多处理器实验教学平台。同时以一个动态扫描矩阵键盘外设作为实例介绍了两种通用的微处理器并行接口设计方法。实践表明,研制的实验平台弥补了现有多种教学平台所存在的不足和问题,能够满足学生对不同微处理器应用技术的学习,同时也提高了学生的学习效率。

关键词： 多处理器   可调度性   干扰   DAG任务模型   关键链路  

摘要： 对全局EDF(Earliest Deadline First)调度策略下DAG(Directed Acyclic Graph)任务的可调度性进行研究。通过修正任务节点的执行窗口,考虑任务的DAG结构特征,提出一种对任务间干扰和任务内干扰具有更高计算精度的可调度性测试算法。在保证算法具有较高识别率的同时,使可调度性测试结果更加符合实际情况。实验结果表明该方法是行之有效的。

关键词： 多处理器   节能调度   周期任务   利用率   优化理论  

摘要： 针对异构多核平台存在的高能耗问题,提出一种运用优化理论求解周期任务最优能耗分配方案的算法。该算法对周期任务的最优能耗问题进行建模,并对模型添加限制条件。根据优化理论将二进制整数规划问题松弛化后得到凸优化问题,通过内点法求解优化问题并得到松弛化的分配矩阵,对分配矩阵进行判决处理后得到部分任务的分配方案。在此基础上,通过迭代的方式求得剩余任务的分配方案。实验结果表明,该分配方案产生的能耗与同类优化理论算法相比能耗降低约1.4%,与能耗相当的优化理论算法相比执行时间减少86%,且仅比理论最优能耗值高2.6%。

关键词： 倒排索引   Map/Reduce   多处理器   有效性  

摘要： 倒排索引在搜索引擎检索系统中有很广泛的应用前景。而随着互联网各种数据的不断聚集,单处理器早已无法满足对数据的处理。文章介绍了基于Map/Reduce框架下通过多节点实现多个文本的倒排索引技术,详细阐述了在多处理器下倒排索引实现的原理。并根据目前倒排索引在各大搜索引擎的应用状况,结合在试验中获得的相关数据,进一步探索了在Map/Reduce框架下倒排索引文本的有效性和效率。

关键词： CPU   英特尔处理器   高性能产品   舰   高性能处理器   多处理器   使用性能   使用状态  

摘要： 在之前的英特尔处理器中,抛开性能不谈,绝大部分高性能产品都有一点不太让人满意—那就是很多处理器都集成了显示核心即核芯显卡,甚至旗舰产品Core i9-9900K也不例外。而绝大部分采用高性能处理器的用户显然不会使用性能孱弱的核芯显卡,因此核芯显卡集成到这些CPU上不仅毫无用处,还增加了处理器的功耗、发热量,更关键的是提升了处理器的价格。面对用户的实际使用状态,最终英特尔在近期终于推出了多款没有内置核芯显卡的F系列处理器,其中更包括与Core i9-9900K对位的新旗舰:Core i9-9900KF。那么去掉核芯显卡后会为处理器带来哪些好处?处理器的功耗、发热量会不会降低?超频能力会不会更强?接下来就让我们通过两代新老旗舰的对决来得出结论。

关键词： FPGA接口   DSP芯片   单片机   双口RAM   数据池  

摘要： 设计了一种DSP+FPGA+单片机的电路架构,利用FPGA的内部资源建立双口RAM,作为DSP与单片机交互的桥梁,在DSP与单片机中开辟相应的数据池,实现多处理器间的异步数据通信。利用DSP、FPGA、单片机各自的优点,提升了电路资源、处理能力及可靠性。该方法工程实现简单,达到了实际工程应用状态,在多处理器架构方面,具有较高的应用推广价值。