关键词： C总线   多处理器   仲裁   单元控制器  

摘要： 本文主要研究了I2C总线技术在多处理器领域的应用。简要阐述I2C总线及其数据收发技术;重点解决了多个处理器共用总线时数据传送问题——包括总线上的通信仲裁和处理器间数据收发的软件实现;并将基于I2C总线的多处理器模型应用在单元控制器领域。

关键词： 主从系统   多处理器   数据传输  

摘要： 介绍了一种主从式多处理器间数据传输的方案,对处理器间通信的协议和设备驱动程序进行了详细的描述。

关键词： 多處理器   使用者可調整工作排程   作業系統   嵌入式系統  

摘要： 由於在嵌入式系统中的应用越来越复杂，所需的运算能力也越来越高，在满足高性能且低功耗的要求下，多处理器将渐渐成为嵌入式系统设计的趋势。但多处理器系统中资源往往容易分配不均，造成无法有效利用多处理器系统之资源。而作业系统之排程机制，也无法完全解决这个问题，平行程式又难以开发，间接导致多处理器系统中资源的浪费。在本论文中，提出Aggressor，让使用者能动态地调整作业系统的排程机制，使其更有效的利用多处理器系统中的资源。使用者可以透过Aggressor，让想要尽快执行完成的程式能够被加速完成。根据我们的实验结果，可以很明显的看到，当使用者透过我们的Aggressor 程式来执行程式时，其程式之执行时间会明显的降低，有效的增进使用者指定程式之执行效率。

摘要： Chip Multiprocessors (CMPs) or multi-core architectures are a new class of processor archi- tectures. Here, multiple processing cores are placed on the same physical chip. To reach the performance potential of these architectures with a single application, it must be multi-threaded. In these applications, the processing cores cooperate to solve a single task, and this requires a large amount of inter-processor communication in many cases. Consequently, CMPs need to support this communication in an efficient manner. To investigate inter-processor communication in CMPs, a good understanding of the state-of-the- art of CMP design options, interconnect network design and cache coherence protocol solutions is required. Furthermore, a good computer architecture simulator is needed to evaluate both new and conventional architectural solutions. The M5 simulator [BDH + 06] is used for this purpose and has been extended with a generic split transaction bus, a crossbar based on the IBM Power 5 crossbar [KZT05], a butterfly network and an ideal interconnect. The unrealistic ideal interconnect provides an upper bound on the performance improvement available from enhancing the interconnect. In addition, a directory-based coherence protocol proposed by Stenstrom has been implemented [Ste89]. The performance of 2-, 4- and 8-core CMPs with crossbar and bus interconnects, private L1 caches and shared L2 caches is investigated. The bus and the crossbar are the conventional ways of implementing the L1 to L2 cache interconnect. These configurations have been evaluated with multiprogrammed workloads from the SPEC2000 benchmark suite [SPEa] and parallel, scientific benchmarks from the SPLASH-2 benchmark suite [WOT + 95]. With multiprogrammed workloads, the crossbar interconnect configurations perform nearly as well as a configuration with an ideal interconnect. However, the performance of the crossbar CMPs is similar to the performance of the bus CMPs when there is intensive L1 to L1 cach

关键词： FPGA   多处理器   HPI接口   DSP并行处理  

摘要： 提出了一种通用、高效的基于FPGA的多DSP并行处理系统,并对其进行了仿真。从仿真结果来看,该系统的数据读写时序与DSP芯片要求的数据读写时序完全吻合,可实现数据的高速并行处理,并达到了设计的目的。

关键词： 片上多处理器   节能调度   粒子群优化   多目标优化  

摘要： 研究片上多核处理器系统的性能．功耗问题有两个重要因素：任务的执行时间以及系统的能量消耗．通过对CMP系统任务调度和能量消耗的分析建立了新颖的编码策略，并使用随机权重适应度以及精华解保留策略对粒子群优化算法进行改进，提出了多目标粒子群算法（MPSO）．仿真实验结果表明使用MPSO算法可以增加CMP系统中任务调度的效率，降低任务运行时间和系统能耗．

关键词： 多处理器   静态网络   仿真   并行矩阵乘   加速比  

摘要： 以建立单处理器模型为基础,通过自定义静态交换网络构建了一个多处理器仿真系统。并采用并行矩阵乘算法对该多处理器系统进行了评估,比较了单处理器、两处理器以及四处理器系统的性能。

关键词： 粒子群优化算法   表启发式技术   多处理器系统   任务调度  

摘要： 对于NP(Non-Polynomial)完全问题,现有的算法主要是启发式算法,性能还有待提高。基于粒子群优化智能算法,提出一种新的任务调度算法,目标是在满足任务之间优先关系的条件下,使所有任务整体完成时间最小。算法将粒子位置和任务高度作为任务的优先级,通过表调度技术生成有效的调度方案,并将调度方案对应的调度长度作为粒子的适应值。首先随机产生一群粒子,然后通过使用全局模型的粒子状态更新策略不断迭代,获得可以接受的任务调度方案。仿真实验结果表明,与遗传算法相比,调度长度提高14.7%,运行时间缩短近一半,特别适合于求解规模较大的多处理器任务调度问题。

关键词： 遗传算法   任务分配与调度   片上多处理器   个体编码   遗传算子  

摘要： 针对在片上多处理器上任务调度的特征,提出了一种基于立体编码的遗传算法。采用适合片上多处理器结构的三维立体编码,使计算节点之间的距离得到了描述,结合提出的个体适应度函数计算公式,使通信代价较小的调度策略优先得到选择,从而通过减少因结点间距离产生的通信开销降低了总的任务完成时间。此外,对算法结构、遗传算子进行了改进提出了内部二维交叉算子,加速了算法的收敛。仿真实验结果表明立体编码的遗传算法能够有效地对任务进行分配和调度,较之传统遗传算法具有较好的性能。

关键词： 多任务处理   发烧级   华硕   平台   多处理器   显示性能   工作站主板   多线程  

摘要： 华硕L1N64-SLIWS作为全球领先的4×4平台工作站主板，其众多独一无二的设计能够带领用户感受多核多处理器的强大功力，同时体验多任务、多线程以及处理器强化应用，是重塑发烧玩家的典范之作，适用于对处理性能和显示性能有高要求的发烧友级多任务应用。