关键词： 存内计算   静态随机读写存储器   低功耗   数模混合  

摘要： 随着人工智能算法在边缘端设备上的广泛部署,如何以较低功耗完成神经网络的推理运算成为嵌入式设备面临的一个重要问题,然而“内存墙”问题成为冯诺依曼体系架构难以解决的一大难题。存内计算架构被认为是一种有效的打破“内存墙”的体系架构,可以显著减少数据搬运的延时和功耗。基于SRAM的存内计算设计方法主要分为数字方法和模拟方法。与模拟方法相比,数字方法具有许多优点,例如更高的运算精度和更灵活的可编程性。然而,目前提出的大部分数字存内计算设计通常都使用较为复杂的SRAM单元,并在SRAM阵列中引入了规模庞大运算电路,这些因素使得其面积开销非常大。本论文提出了一种创新性的数字存内计算宏电路设计方案,并基于提出的宏电路设计了一种数字模拟方法混合的存内计算系统架构。首先,本论文对基于SRAM的存内计算研究背景进行了简要介绍,然后对现有研究工作进行了梳理和分析,介绍了 SRAM和存内计算设计的基础理论和设计要点。随后本文提出了一种新的8管SRAM单元结构,在实现SRAM单元读写以及存储功能的基础上,可以利用其内部电路实现1比特乘法操作,该结构可以减少SRAM的面积开销,并且避免了运算过程中产生读干扰和伪写问题。此外,本论文还提出了一种交错加法树结构,并结合SRAM引入了双轨电压策略,可以显著降低并行加法电路的面积和功耗。本论文还提出了一种结果重组电路,可以提高存内计算宏电路的适用范围和运算精度。我们在40-nm CMOS工艺下设计了容量为16Kb的存内计算宏电路。仿真结果表明,本论文提出的存内计算宏电路在输入和存储数据位宽均为4比特的情况下,吞吐率可达820 GOPS,能效比可达94 TOPS/W。与现有研究工作相比,能效比提高了 30%,面积减少了 70%。最后,我们基于本论文提出的数字存内计算宏电路,提出了一种数模混合存内计算系统架构,对其进行了行为级建模,功能仿真结果表明,该架构可以在4种预设工作模式下正常工作,以应对不同的应用需求。

关键词： 高速低功耗模数转换器   开关切换策略   高速比较器   自举开关  

摘要： 随着无线传感网络、便携式检测仪器、植入式生物医学设备领域技术的飞速发展,传感器节点、医疗设备终端的使用者对巡航时间与高传输效率的要求越来越高。而逐次逼近型A/D转换器(SAR ADC)因具有结构简单、面积更小、功耗更低的优点,使其在高速低功耗应用需求日益剧增的市场背景下,发展方兴未艾。本文针对高速低功耗ADC做了大量调研,对其系统和电路的设计方法进行了梳理和总结。在此基础上设计了一种12bits-120MS/s高速低功耗全差分SAR ADC。提升速度方面,控制逻辑选用异步逻辑结构进行加速;CDAC中插入冗余以降低高位电容对充电时间的要求、并采用一种版图定制化设计的电容,尽可能减小充放电时间;比较器使用一种全动态高速结构,在保证精度的前提下使其工作速度达到3GHz。降低功耗方面,整体使用1.1V低电压供电;设计了一种低压条件下工作的高线性度栅压自举开关;CDAC开关使用一种基于电容分裂技术进行改进的高能效的Vcm-based开关策略进行控制。为满足实际应用需要,为该电路设计了一种二阶补偿带隙基准。本文建立了12bits SAR ADC的行为级模型,使用该模型进行了功耗、线性度分析;为系统设计提供指导依据。本文所设计的结构使用SMIC 40nm工艺实现,电源电压为1.1V。在不同工艺角下进行性能仿真,结果显示120MHz采样率条件下:ENOB:11.42bits SFDR:81d B,Fo M值:7.45f J/***。最后,使用SMIC 40nm工艺为SAR ADC完成了整体版图设计并进行了后仿真。

关键词： CMOS温度传感器   低功耗   高精度   低漏电   级联的FIA  

摘要： 温度传感器与生产生活息息相关。在电力物联网建设中,为实现智能且安全的供电监控以及输配电控制,温度监测是至关重要的一环。为了更好地实现准确的温度控制以及进行过热保护,一款能在宽温度范围工作的温度传感器是关键。同时,该应用还需要温度传感器兼顾精度、成本、功耗。论文提出了一种基于BJT的CMOS温度传感器,它由高精度的感温前端以及低功耗二阶一位Δ-ΣADC组成,满足宽温度范围的工作需求。为了得到高精度的感温前端,本文分析了误差来源并采用了动态元件匹配(Dynamic Element Matching,DEM)、斩波、三极管电流增益补偿等技术来减小误差。本文采用增量式二阶一位Δ-Σ ADC作为读出电路,用级联的基于浮动反相器的动态放大器(Floating-Inverter-Based Dynamic Amplifier,FIA)代替传统的运算跨导放大器(Operational Transconductance Amplifier,OTA)作为积分器,该积分器只工作一半周期且不需要额外的偏置电路,大大减少了功耗。同时使用电荷平衡方案实现增益因子以减少采样开关,并将T-switch作为采样开关,减少开关漏电对电路精度的影响。本文提出的温度传感器基于TSMC 0.18μm CMOS工艺进行电路与版图设计并进行了流片,并对15片样片进行了测试。由测试结果可见,该温度传感器在-50～150℃下的不校准误差为±1.4℃(3σ),进行一点校准后误差为±0.8℃(3σ),芯片核心面积为0.13mm2,总功耗为45.7μW,每次测温时长为10.24ms。

关键词： 频率综合器   锁相环   环形振荡器   低功耗   超宽带  

摘要： 随着通信技术的快速进步以及物联网设备的广泛应用,超宽带设备也随之走进千家万户,通过发送极窄脉冲信号来传输信号,也越来越受到人们的关注,由此对时钟产生电路的集成度以及功耗提出了更高的要求。锁相环频率综合器作为超宽带片上系统的时钟来源,需要达到低噪声、低杂散,同时也要能够保证有大的频率调节范围。而如何在满足以上指标的情况下,实现低功耗一直是锁相环电路研究的热点。本文基于28nm CMOS工艺,研究设计了一款具有低功耗的锁相环频率综合器。该电路由鉴频鉴相器,电荷泵、环路低通滤波器、两级差分压控振荡器、多模分频器以及自动频率校准模块组成。通过建立系统模型,推导鉴频鉴相器、电荷泵以及压控振荡器等模型的噪声传输特性。同时通过Cadence仿真验证,锁相环电路在符合UWB技术要求的同时实现了低功耗。在各个模块的电路设计方面,本文设计了两级差分环形振荡器,在实现了大频率调节范围、四相信号输出以及小面积的同时也具有良好的线性度;设计了低功耗电荷泵,采用运放钳制、互补开关、超前信号控制开关等技术减小了电荷泵的非理想效应,在降低功耗的同时保证了高线性度以及较小的噪声和电压纹波,从而保证了锁相环的低噪声和低杂散;基于多模分频器原理重新设计了分频器电路,在满足分频功能的同时进一步降低了功耗;基于Matlab建立了环路模型,同时根据相位噪声传输曲线调整环路参数,完成了环路低通滤波器的设计。系统仿真结果表明,在输入参考时钟频率38.4MHz的情况下,本设计产生了可调频率范围为6.5GHz～10GHz的四相正交时钟。输出频率为8GHz时,本设计整体相位噪声为-98.67dBc/Hz@1MHz,平均功耗为2.79mW,在满足UWB性能指标的同时实现了低功耗。

关键词： Zoom型ADC   SAR ADC   Sigma Delta调制器   DWA算法   相关双采样  

摘要： 模数转换器一直是集成电路领域国内外学者研究的热点,连接了模拟世界与数字世界,其重要性不言而喻。论文设计了一种SAR ADC与Sigma Delta调制器相结合的Zoom型ADC,兼有了两种ADC的优秀性能,达到高精度、高能量效率的效果。论文首先说明了Zoom型ADC的结构特点并深入了解了其工作原理,其中包括SAR ADC和Sigma Delta调制器的结构特点及工作原理。在MATLAB下对整体系统进行SIMULINK建模仿真,包括理想建模仿真和非理想建模仿真,在系统层面验证了本文方案的可行性。在Cadence环境下进行晶体管级电路设计,其中Combine逻辑电路、DWA模块、滤波器这三个数字电路使用Verilog代码进行设计,对整体电路结构进行了数模混合仿真验证,达到预期的效果。论文中Zoom型ADC采用6位SAR ADC作为粗略转换部分,输出结果为最终输出的高位部分,同时动态调整Sigma Delta调制器的反馈参考电压。二阶全差分离散时间型Sigma Delta调制器作为精确转换部分,输出结果为最终输出的低位部分,所以Sigma Delta调制器的精度实际上决定了Zoom型ADC的精度。引入缩放因数可以增大Sigma Delta调制器的反馈参考电压范围以保证输入信号在该参考电压范围内。DWA算法对多位DAC结构引入的非线性误差通过数字校正技术进行校正优化。在Sigma Delta调制器第一级积分器部分采用相关双采样技术,对其中的运算放大器的失调电压及闪烁噪声进行有效抑制。滤波器采用三级CIC滤波器,有效滤除了高频的噪声分量。论文最终完成了高精度低功耗的Zoom型ADC的设计并取得了优秀的性能,在3V的电源电压下,输入频率为189.208984Hz的正弦波信号,采样16384个点进行频谱分析,达到了17.79位的有效位数,平均动态电流仅有238.3μA,满足预期设计指标。最终完成了模拟版图的绘制,对于采用Verilog代码进行设计的数字部分进行了逻辑综合与自动布局布线,整体版图采用0.18μm CMOS工艺完成,整个芯片的尺寸约984.75μm*582.035μm。

关键词： FPGA   SRIO   国产化   记录与回放   低功耗  

摘要： 由于目前对国产化、数据处理能力和低功耗等要求的不断提升，本模块FPGA采用深圳国微SMQ7VX690TFFG1761芯片，符合国产化要求；通过FPGA的软件逻辑设计，可将自定义协议转换成SRIO协议，实现数据的记录与回放功能，提高了数据的处理能力；同时通过模块结构上的优化设计，增加散热盖板，降低了模块的使用功耗，达到了低功耗的目标。

关键词： 多源异构   物联网   测量节点   数据融合   低功耗  

摘要： 本文课题来源于陕西省重点产业链项目“智能制造中多源设备接入与智能计算物联网技术研究”。随着通信技术的发展,物联网在各个领域的应用越来越广泛。测量节点作为物联网测试系统的基础,其感知、计算、通信与续航能力是系统向开放、兼容、低功耗发展的关键因素。但在物联网发展过程中存在以下问题:不同接口感知设备的接入产生了大量的多源异构数据,这些数据不仅难以处理,也造成了能耗的增加。针对以上问题,本文对测量节点的多源异构数据解析与低功耗方面进行了研究,设计了一种通用测量节点,实现不同协议传感器的数据采集与处理;设计了一种低功耗感知节点,通过优化电路设计、数据处理和通信协议降低其功耗。本文主要工作如下: (1)针对不同接口设备产生的多源异构数据难处理的问题,本文设计了一种面向多源异构数据融合的测量节点,完成了数据的融合处理。首先,对感知节点的嵌入式硬件电路进行设计,使其兼容多种硬件接口,实现对具有不同电路通信协议的传感器的数据采集。其次,采用格拉布斯准则对采集到的传感器数据进行预处理,判断和去除测量数据中的粗大误差,再使用自定义的数据传输协议对这些数据进行封装后,通过LoRa模块发送给汇聚节点。然后,汇聚节点对这些多源异构数据进行接收、解析、存储和融合处理,并将处理结果通过4G模块发送给服务器。最后,通过实验证明该测量节点可以实现七种不同电路通信协议融合以及数十种异构数据的融合处理。 (2)针对数据量增加带来的设备功耗高的问题,本文设计了一种低功耗感知节点。在硬件电路方面,通过设计LoRa模块供电开关电路、选择低功耗微处理芯片和无线通信模块,来降低感知节点的电路功耗。在软件程序方面,提出了一种基于定时唤醒的网络动态休眠算法,对感知节点进行休眠控制,来降低感知节点的功耗;拟定了一种基于数据融合的低功耗数据传输协议,有效地控制节点的通信流量,从而减少感知节点的能量开销。最后进行了功耗测试,实验结果证明本文设计的感知节点工作能耗明显下降,延长了感知节点的工作寿命。 (3)利用论文研究的技术设计了针对冷链仓库、冷链运输、智慧农业和工业控制应用场景的系列产品,解决了多源接口和数据兼容问题,通过在这些场景中进行测量节点的试点工程应用,验证了本文所设计的测量节点的工程实用性。

关键词： 网络编码   水声网络   边缘存储   状态转移   可靠传输  

摘要： 由于复杂多变的水下环境,水声通信网络的传输效率一直受限于声波的长传播时延和十分有限的节点能量。自2000年,网络编码的提出创造性地将编码和路由有机结合,指出网络信息流可以被处理/压缩,从而可进一步提升网络吞吐量。网络编码技术应用于水下通信后,与水声网络天然的广播特点相结合,不仅提高了水声网络总吞吐量,并且在提高传输可靠性、减少时延等方面也有着显著的优势,改善了水声通信网络的传输效率,提高了网络节点的能量利用率。本文在分析了水下多路径网络编码的传输模型后,针对目标节点接收线性独立分组不足,解码失败造成的能量、时延浪费问题,提出了利用边缘节点的存储资源换取解码概率提升的方案。同时针对边缘节点传输更多数据,能量消耗更快的情况,提出了一种基于汇聚节点反馈,使节点能够根据信道丢包率进行自适应状态转换的方案,在保证传输效率的同时,尽可能地降低边缘节点群的能量消耗,延长网络生命周期。文章在理论与实验两方面均证明了所提方案的有效性。为了进一步提升水声多跳网络的传输可靠性,本文分析研究了多种基于网络编码的可靠性传输方案,在此基础上提出了一种基于网络编码的、结合备用节点重传,并动态调整编码冗余度的可靠传输方案。每一跳中继节点均要在解码成功后再向下一跳转发,如果未达到解码条件,优先选择从与当前节点距离更近的备用节点处重传,以此降低传播时延;如果节点通信范围内没有备用节点或者备用节点重传后仍然无法解码,原发送节点就会根据反馈信号内容,动态调整编码的冗余度来适应信道丢包率变化,减少重传,从而降低时延;当信道状况良好时,发送节点又动态降低编码冗余度,来减少额外的能量消耗。多种传输方案的仿真实验结果对比表明,本文所提出的备用节点混合重传方案在时延与能耗方面均具有良好的效果。

关键词： 铁电器件   纳机电开关   铁电纳隙   低功耗计算   陡亚阈值摆幅   存内逻辑  

摘要： 大数据和万物互联时代对数据的处理和存储提出更高要求。互补金属氧化物半导体（Complementary metal-oxide-semiconductor,CMOS）工艺在经过不断的技术迭代后,器件的特征尺寸已逼近物理极限,以摩尔定律为驱动的技术发展速度正逐渐减缓。传统金属氧化物半导体场效应晶体管的亚阈值摆幅（Subthreshold swing,SS）存在玻尔兹曼限制,使得芯片的功耗难以继续降低、速度难以进一步提升。另外,在现有冯·诺依曼架构中,由存储和计算单元分离而产生的“存储墙”问题,也导致芯片的能效受限。为了突破上述瓶颈,已有多种技术路线被提出,其中包括突破玻尔兹曼限制的陡亚阈值摆幅器件以及存算一体技术（Processing in memory,PIM）。铁电器件凭借其超低功耗、非易失性、高操作速度等优势在该领域得到广泛研究。另外,纳机电开关具有接近为零的静态功耗和亚阈值摆幅,同样引起了极大关注。 本论文研究基于铁电裂纹制造的纳米级间隙结构（铁电纳隙）及其应用。铁电纳隙融合了铁电器件和纳机电开关的优势,具有优异的电学性能和独特的可调控性,可用于开发低功耗电子器件。本论文首先从“材料-机理-器件”层面,研究了铁电纳隙的基本性质。接着,针对后摩尔时代的能耗瓶颈问题,提出两种解决方案。主要研究内容如下: 首先,研究了全电学可控铁电纳隙的构建及其调控机理。探究了不同铁电畴翻转控制下的纳隙类型,即易失纳隙与非易失纳隙。揭示了铁电畴翻转诱导纳隙开闭的工作机理,分别为:局域非均匀畴翻转诱导的非易失应变和全域非稳态畴翻转诱导的易失应变。随后,研究了不同导电薄膜对构建纳隙的影响,发现导电材料的力学性能是需要被考量的重要因素。进一步地,研究了纳隙在不同结构形态下的电学性能,分析了纳隙从完全闭合到绝缘打开过程中的状态变化,结果展现出良好的全电学可控性。该研究为铁电纳隙应用于低功耗电子器件奠定了理论基础。 然后,基于BaTiO3/MnPt/Pt异质结的铁电纳隙结构,首次提出并实验验证了陡亚阈值摆幅铁电纳隙晶体管。在平面型铁电纳隙晶体管中实现了15.9 m V/dec的平均SS值和13.23 m V/dec的最小SS值,同时其具有高导通电流(202μA/μm@VDS=0.5 V)和几乎为零的关态电流。超低亚阈值摆幅和高导通电流的同时实现,对逻辑晶体管能耗的降低以及速度的提升具有重要意义。在垂直结构的纳隙晶体管器件中,发现铁电材料厚度的减薄有望降低工作电压。该研究表明铁电纳隙晶体管具有成为后摩尔时代低功耗晶体管候选方案的潜力。 最后,基于PMN-PT/MnPt/Pt异质结的铁电纳隙结构,提出了低功耗的存内计算（In-memory computing,IMC）方案。实验表明,制备的铁电纳隙存储器具有良好的非易失性、大存储窗口和接近为零的关断电流。结合实验和仿真分析得出,器件尺寸的微缩可以优化其电学性能,这在低功耗存储器应用方面具有潜在优势。接着,利用双纳隙结构的互补开闭特性,在非易失存储器中原位执行逻辑计算操作,由此验证了存内逻辑计算（Logic-in-memory,Li M）。因此,在单个器件中实现了以存储单元为核心的计算范式,为低功耗存算一体领域提供了一种新的硬件解决方案。