关键词： 文法演化   符号回归   新解码方式   并行计算   多进程   多线程  

摘要： 文法演化(Grammatical Evolution,GE)最早是由爱尔兰学者O’Neill和Ryan提出的一种基于遗传算法和Backus–Naur form(BNF)基础上,基因型和表现型分离的新型进化算法。该算法不仅拥有遗传算法的解码特性且自身拥有很强的描述力,同时它也是遗传程序设计(Genetic Programming,GP)的一个变种。与GP不同的是,GE采用可变长度的二进制字符串来进化出任意语言的程序,而其个体表现型的解码过程主要由BNF产生式的规则之间的替换而成。然而,传统的GE算法在个体生成过程中会产生大量不能被完整映射的个体,而这种不完整映射的个体通常会被赋予最低适应值,这种做法在一定程度上影响了算法的收敛速度和算法精确度。为提高GE算法的演化效率与性能,本文主要对GE算法的编码进行了改进以及高性能并行方面做出了研究,并做出了如下具体改进,详细如下:1)提出一种基于新的解码方式的GE算法(New Decode Grammatical Evolution,NDGE),首先对BNF文法系统中的产生式进行分类,分为递归产生式和非递归产生式,其次利用产生式序列集合替代了传统GE算法的二进制序列作为个体的基因型,并通过设置递归产生式出现的次数从而实现个体基因型的完整映射,最后提出了新的遗传算子以及基因型分组概念和补全机制,有效地解决了传统GE算法中个体不能完整映射的问题,从而使得GE算法在在收敛速度和求解的精度方面有所改善。其中实验结果表明,在平均用时上,NDGE相较于CGE缩短了40%左右,而平均迭代次数上NDGE相较于CGE降低了57%左右。2)基于现有主从模型并没有依据算法本身的结构有选择性地选择多进程还是多线程问题,本文深入分析了GE算法本身框架中设计的可并行结构,以及多进程和多线程的不同应用场景,将算法中可并行的结构与不同并行方式相结合,其中针对评估流程选择使用于计算密集型的多进程方式,而其他种群生成,遗传操作则是选择CPU利用率高的多线程方式。基于此,本文提出一种基于主从模型改进的并行GE算法(Improved parallel GE algorithm based on master-slave model,IPGE),从而通过并行缩短其中的评估时间以及个体生成过程,达到加快算法的迭代和收敛,实验结果表明改进的并行文法演化算法(IPGE)相较于CGE缩短了50%-70%。而基于新解码方式的并行的文法演化算法(IP-NDGE)相较于NDGE时间缩短了40%-70%。3)在1)和2)的基础上,本文提出基于主从模型改进的并行的新解码的文法演化(Improved parallel GE algorithm for new decoding based on master-slave model,IP-NDGE),该方法结合两种改进措施的优点。实验比较了NDGE,IPGE,IP-NDGE,传统GE(CGE)和整数型编码的GE(Integer-Number Grammatical Evlolution,NGE)的算法性能。这五种算法基于相同函数的符号回归的演化性能,本文主要比较进化辈数、平均适应度、平均运行时间和平均迭代次数等标准。实验结果表明改进后的GE算法有更强的自动函数发现能力,都优于CGE和NGE。

关键词： CMOS温度传感器   低功耗   高精度   低漏电   级联的FIA  

摘要： 温度传感器与生产生活息息相关。在电力物联网建设中,为实现智能且安全的供电监控以及输配电控制,温度监测是至关重要的一环。为了更好地实现准确的温度控制以及进行过热保护,一款能在宽温度范围工作的温度传感器是关键。同时,该应用还需要温度传感器兼顾精度、成本、功耗。论文提出了一种基于BJT的CMOS温度传感器,它由高精度的感温前端以及低功耗二阶一位Δ-ΣADC组成,满足宽温度范围的工作需求。为了得到高精度的感温前端,本文分析了误差来源并采用了动态元件匹配(Dynamic Element Matching,DEM)、斩波、三极管电流增益补偿等技术来减小误差。本文采用增量式二阶一位Δ-Σ ADC作为读出电路,用级联的基于浮动反相器的动态放大器(Floating-Inverter-Based Dynamic Amplifier,FIA)代替传统的运算跨导放大器(Operational Transconductance Amplifier,OTA)作为积分器,该积分器只工作一半周期且不需要额外的偏置电路,大大减少了功耗。同时使用电荷平衡方案实现增益因子以减少采样开关,并将T-switch作为采样开关,减少开关漏电对电路精度的影响。本文提出的温度传感器基于TSMC 0.18μm CMOS工艺进行电路与版图设计并进行了流片,并对15片样片进行了测试。由测试结果可见,该温度传感器在-50～150℃下的不校准误差为±1.4℃(3σ),进行一点校准后误差为±0.8℃(3σ),芯片核心面积为0.13mm2,总功耗为45.7μW,每次测温时长为10.24ms。

关键词： 相变存储器   热电效应   有限元分析   多目标遗传算法   热串扰  

摘要： 相变存储器(phase change memory,PCM)以其高速的读写能力和非易失性得到了广泛关注,它被认作是最具潜力的新一代存储设备。然而PCM的大规模商用面临着一些困难,比如PCM单元的复位电流较大,这导致PCM应用的功耗较高,且限制了由其构成的阵列的集成密度,而降低复位电流却导致PCM单元读延时增大,这一困境降低了PCM的性能表现。此外,PCM阵列在微缩趋势下还易受到热串扰的影响,导致数据出错。 针对上述问题,本文建立了PCM单元的有限元模型,利用有限元分析方法计算其电、热场分布,通过多目标遗传算法进行PCM单元功耗与读延时的优化,并对PCM阵列中的热串扰现象进行仿真分析。本文的研究为PCM单元的性能提升提供理论依据,具有较大的实际工程意义,具体研究内容如下: 首先,针对现有研究中PCM单元有限元建模不够精确的问题,本文在PCM单元复位过程的控制方程组中添加了全面的热电效应(塞贝克效应、汤姆逊效应和佩尔捷效应),并在结构建模中考虑了边界热阻,完善了PCM仿真建模与分析。仿真结果表明:基础模型中PCM单元实现复位所需电流为88.90μA。在考虑了全面热电效应的改进模型中,被施加正向偏置电压的PCM单元实现复位所需电流为73.40μA,比基础模型PCM单元的复位电流低17.4%。而在负向偏置电压下,PCM单元实现复位所需电流为107.80μA,功耗更大。因此,可以合理利用热电效应,对PCM单元施加正极性电压以实现低功耗设计的目的。 接着,为实现PCM单元复位电流与读延时的性能优化,本文基于PCM单元的改进有限元模型,采用多目标遗传算法进行PCM单元两项目标性能的优化计算。通过算法对T型PCM单元进行关键结构参数的调整与计算,本文得到了先进工艺节点下具有最优编程性能或读性能的PCM单元解集,并对最优解集进行权衡分析与区域划分(低功耗区域、低延时区域、通用区域),满足PCM的多场景应用。计算结果表明:在22-nm节点下,低功耗区域PCM单元的复位电流最大可降低10.3%,低延时区域PCM单元的读延时最大可降低27.6%。 最后,本文针对微缩趋势下PCM阵列中的热串扰现象进行研究。仿真结果表明:基于改进模型的PCM阵列在65-nm工艺节点下发生了热串扰问题,而基础模型的仿真结果表明该问题不存在。因此,本文所提出的方法,可以更准确的分析PCM阵列中的热串扰问题,为PCM阵列的高密度集成与优化提供有效参考。

关键词： 电力变压器   射频能量收集   振动能量收集   混合供能   超材料  

摘要： 随着我国社会经济的快速发展,社会各行业对用电量的需求不断攀升,使得电力系统规模越发庞大。电力变压器作为电力系统中的关键设备,变压器的稳定工作对电力系统安全稳定运行的重要性不言而喻。这就需要对电力变压器的运行状态进行监测,防止变压器突发故障对生产生活造成影响。伴随着物联网技术的发展,电力变压器监测节点涌现出众多的低功耗传感器。对于这些传感器的供能方式,目前大多为外部有线电源供电或者化学电池供电。这些传统的供电方式存在成本较高、污染环境等缺点。因此,设计一种射频与振动混合供能系统将环境中的能量收集起来为传感器供电具有重要意义。本文针对电力变压器低功耗监测节点的射频与振动混合供能系统进行了研究。首先对射频能量收集天线和振动能量收集器的设计理论进行了分析。设计了一种超材料单元,并基于该单元提出了一款改进型的射频能量收集天线。通过仿真软件分析了不同尺寸参数对天线性能的影响,得到了优化后的天线。优化后的天线谐振频率为2.45GHz,谐振频率处S的值为-34.95 d B,电压驻波比的值为1.036,增益为0.65 d B。与改进前的天线相比,其性能得到了较大的提升。其次设计了一种基于压电悬臂梁结构的振动能量收集器,通过有限元仿真软件对振动能量收集器进行了分析优化。最终得到的振动能量收集器在一阶固有频率100 Hz处的输出电压为5.97 V,输出功率为1.5 m W。然后对混合供能系统的能量收集电路进行了设计。通过分析不同的整流电路和匹配电路的拓扑结构,设计了单阶Cockroft-Walton倍压整流电路和双枝节匹配电路。通过微波仿真软件对由匹配电路和单阶倍压整流电路组成的整体电路进行仿真分析,从而确定了电路中元件的参数。并从电路的整流效率、输出电压和输出功率方面,分析了信号源输入功率和频率对其产生的影响。当输入功率为-10 d Bm时,射频整流电路在2.45 GHz处的输出电压为429 m V,整流效率为24.5%,输出功率为24.48μW。同时设计了基于BQ25504的电能管理电路,其中的振动能量收集采用了桥式整流电路。最后进行了实物的制作与测试,总的来说,试验结果与仿真结果有一定的差距。测试结果显示,天线和射频整流电路的S参数曲线发生了偏移,但是其变化趋势与仿真基本一致。以信号发生器作为信号源,当输入功率为-10 d Bm,负载为7500Ω时,输出电压为318 m V,输出功率为13.48μW,整流效率为13.5%。振动能量收集器输出性能曲线走势与仿真基本一致,在一阶固有频率下的输出电压为4.68 V,输出功率为0.74 m W。试验结果表明混合供能系统能够满足低功耗传感器供电需求。

关键词： 异步电路   Click单元   延迟匹配   标准单元  

摘要： 随着芯片的片上电路规模逐渐增大,设计电路时面临的物理效应和时序问题变得越来越复杂,传统数字电路系统是基于同步电路设计方法的,其中复杂的时钟网络产生的功耗在芯片总功耗中的占比越来越高。而大型片上系统(So C),片上网络(No C)以及类脑芯片都有着低功耗的要求,并且在类脑芯片中,电路的工作方式与同步电路存在较大区别,但异步电路基于“事件驱动”的特性与大脑工作机理更为相似且具有低功耗的优势,使得异步电路成为了数字电路研究领域的一个热点,本文以低功耗异步电路组件为研究重点,进行了异步电路组件的设计,并详述了各组件的应用方法。本文首先对同步电路在超大规模电路设计中遇到的问题和异步电路的优势与设计原理进行了调研,基于FPGA对使用Click握手单元的异步系统进行了实现,验证了异步电路的低功耗特性,之后对异步电路设计中需要用到的电路组件标准单元进行了设计,本文的主要研究内容和成果如下:1.基于SMIC40nm工艺对Click握手电路标准单元进行设计,优化其参数确保电路逻辑功能正确并使握手单元产生的输出脉冲能够驱动数据路径中的存储单元进行数据更新。2.基于动态电路设计思想提出了一种高性能触发器TSDFF(Timing-Shift DFF),该触发器无需建立(Setup)时间,在典型条件下,TSDFF相比于同工艺标准单元库中同驱动能力的D触发器输出响应时间加速比达到了188.6%。用在异步系统中能够有效缩短数据路径的延迟,降低异步电路时序分析难度,还提出了运用TSDFF进行数字电路时序优化的方法,可使电路时序尽快达到签核要求。3.为解决异步电路时序匹配的问题,提出了在握手单元间运用可编程延时线进行延时匹配的方法。本文完成了固定时长延时单元和可编程延时线的设计,设计人员可以根据数据路径中组合逻辑的延迟长度对可编程延时线进行配置,使电路时序满足设计要求。4.使用所设计的各组件搭建了异步握手的模板电路,对设计的组件进行了功能和性能验证。

关键词： Ceph   冷存储   深度学习   强化学习   性能  

摘要： 随着智能电子设备和互联网行业的飞速发展,在移动终端、社交媒体以及短视频领域的数据量迅速增长。数据的爆炸性增长极大的促进了存储行业的发展,同时也带来了新的挑战。这些海量增加的数据信息需要存储于数据中心中,导致数据中心规模迅速扩大。数据中心规模激增的背后是能耗的持续攀升。在大型存储系统功耗的总成本中,存储器件在电力预算中占了相当大的比例,电能损耗中的很大一部分用来维持大量磁盘的旋转。目前业界有多种硬盘电源的管理策略,如传统的超时策略:硬盘经过一个固定时间未访问则关闭磁盘,而关闭硬盘的时间非常关键,如果设置不适宜有可能导致没有节省可观的电能却导致了性能的大幅下降,因此磁盘电源管理策略必须在功耗和性能之间找到合适的平衡。本文基于Ceph设计并开发了面向低功耗存储的动态电源管理系统和相关组件。Ceph具有高稳定性、扩展能力强和高性能等优点,本系统延续了 Ceph的上述特性,加入了节能方案的设计,实现了以节约电能为主要目标的低功耗分布式存储系统。本系统设计了重定向组件、上下电守护进程组件、动态电源管理组件和数据自检组件,其中动态电源管理组件是最核心的模块,本系统使用该模块管理上下电功能,该模块使用了深度学习和强化学习等算法,根据过往的上下电请求数据学习用户的上下电请求模式,充分利用过去的访问数据来优化上下电策略。同时根据系统特性进行了系统性能的优化,以达到更好性能的同时节省更多电能。本文对本系统的各个性能指标进行了测试,包括读写吞吐、读写延迟和读写的IOPS,对系统的可用性和稳定性进行了长时间的测试。经过实验测试,本系统具有高扩展性、高可用性、高稳定性、低成本和低功耗的特性,可以使用较低的存储成本存储海量规模的数据。

关键词： CMOS图像传感器   增量型Delta-Sigma ADC   低功耗   反相器   抽取滤波器   相关电平偏移   数字相关双采样  

摘要： 在安防监控、智能交通、机器视觉以及医疗影像等领域中CMOS图像传感器(CMOS Image Sensor,CIS)作为视觉系统中的关键组成部分被广泛应用。随着CIS朝着更大阵列规模和更小像素尺寸的方向快速发展,作为CIS中重要组成部分的读出电路也需要实现更高的绝对精度、更低的功耗、更快的转换速度以及更小的面积。本文提出了两款基于带有抽取滤波器(Decimation Filter)的增量型Delta-sigma ADC(Incremental Delta-Sigma ADC,IADC)的高精度、低功耗读出电路。其中IADC均采用单端三阶单比特架构,读出电路A中使用基于反向器作运放的开关电容积分器,来减小面积和功耗。读出电路B在读出电路A的基础上为弥补反相器作运放增益不足的缺点,使用相关电平偏移(Correlated Level Shifting,CLS)技术来提高直流增益,CLS技术使得第一级积分器的直流增益从42.7dB提高到62.4dB,输出摆幅从85%的满幅延展到全摆幅。抽取滤波器均采用相同架构,仅由一个计数器和两个累加器组成,并加入了数字相关双采样(Correlated Double Sampling,CDS)技术,进一步减小失调电压和1/f噪声对读出电路的影响。本文提出的读出电路A采用TSMC 0.18μm CMOS工艺,核心芯片的面积为0.047mm,宽度仅为16.9μm,其中IADC的面积为0.02mm。在1.8V的供电电压下,带有瞬态噪声的后仿真结果显示,读出电路A的总功耗为218.1μW,转换时间为62.4μs(开启相关双采样),IADC的功耗为138.8μW,转换时间为31.2μs,信噪比(Signal-to-Noise Ratio,SNR)为89.4dB,实现了170.5dB的Schreier优值(Figure-of-Merit,Fo M);读出电路B采用TSMC 55nm CMOS工艺,核心芯片的面积为0.025mm,宽度仅为16.8μm,其中IADC的面积为0.013mm。在1.2V的供电电压下,带有瞬态噪声的后仿真结果显示,读出电路B的总功耗为63.2μW,转换时间为50μs(开启相关双采样),IADC的功耗为30.2μW,转换时间为25μs,信噪比为82.8dB,实现了171.0dB的Schreier优值。

关键词： 非晶氧化镓   非晶氧化铟镓锌   光电探测器   低功耗   有源矩阵   大面积集成  

摘要： 日盲紫外光电探测器具有空间背底噪声低、抗环境干扰能力强等天然优势,因此大面积日盲紫外成像系统在人脸识别、智能车用玻璃、实时成像,以及进一步的虚拟现实和增强现实等应用场景里都有很重要的作用。尽管目前有很多成像方面的研究,但是大面积实时日盲紫外成像系统还处于研究空白。如果采用垂直方向的集成,就需要在不同功能的区域之间采用绝缘层隔离,但是截止到现在,无论从工艺还是材料角度,还没有实现不损害光敏元件的绝缘层。所以本工作主要为平面集成,即将光敏元件和开关元件在同一个平面进行电学互联。同时本工作是将薄膜晶体管的栅漏短接构成的二极管作为的开关器件,简化一部分互联线路的复杂性,增加单位面积的集成度。研究的功能材料是非晶氧化镓(a-GaO)、非晶氧化铟镓锌(a-IGZO),利用两种材料组成的异质结制成了高性能的日盲紫外光电晶体管;利用非晶氧化铟镓锌的同质结制成了增强型的薄膜晶体管(TFTs)以及在低工作电压下操作的场效应二极管(FEDs),并且各自制成了有源矩阵。首先制备了底栅叉指结构的a-IGZO/a-GaO双功能层日盲紫外光电晶体管。低阻a-IGZO提供的载流子,在栅绝缘层与沟道层接触界面处产生导电通道同时钝化接触界面处的缺陷态,极大的提高了器件稳定性,获得了开关比～10、亚阈值摆幅(SS)为0.36 V/dec的光电晶体管。再进一步制成了(2×3)的有源矩阵,测试之后发现不同像素之间仍然有干扰,因为在保证光敏元件完全打开的情况下测试开关元件的性能,发现其不具备开关特性。然后经过后退火处理,在大气中200℃/30 min条件下,可以将FEDs的反向电流降低4个数量级。然后结合TCAD的模拟结果,明确了薄膜晶体管在栅源电压为0 V,即V=0V偏压下时漏端的电流值I与FEDs的反向电流I之间的对应关系。因为异质结中的a-IGZO/a-GaO处的电子阱提供了大量的电子,在稳定器件性能的基础上也使V=0 V时的漏端电流过高,因此不能得到预期的反向电流,所以将沟道层材料改为a-IGZO/a-IGZO实现将耗尽型器件转变成增强型器件,并且最终使FEDs的I从10A量级降低到10A量级。结合后退火工艺,TFTs和FEDs的性能均在一定程度上得到优化,并且FEDs的I进一步降低到10 A量级。但是器件的不稳定性问题仍然没有得到解决,而且制成(2×2)有源矩阵之后这种不稳定性会被放大,器件需要较高的工作电压才能驱动有源矩阵正常工作。最后a-IGZO/a-IGZO紫外光电探测器的不稳定是由于背栅结构在生长过程中栅氧层和沟道层接触界面处由于磁控溅射过程中的等离子体轰击造成的损伤引起的。从薄膜生长角度来看,通过降低低阻层的生长时间,来降低溅射损伤造成的缺陷态密度;从结构参数的角度来说,通过降低器件的宽长比降低缺陷态捕获载流子的概率。然而经过实验验证后,发现器件的稳定性都没有得到明显改善。除此之外,基于栅压脉冲对薄膜晶体管的重置作用,将方波信号引入FEDs的测试过程中,可以消除连续测量时的不稳定性,但是分钟级别的时间之后就会恢复初始状态,限制了方波信号的实际应用。

关键词： 低功耗   逐次逼近   模数转换器   电容阵列DAC  

摘要： 模数转换器（ADC）,作为模拟信号与数字信号间的桥梁,在有线/无线通信、生物医学、测量仪器等诸多领域有着广泛的应用。然而,使用传统ADC的无线传感网络由于其ADC功耗较高的问题,导致该类设备的电池供电时间缩短,运行效率降低,需要频繁更换电池,操作较为繁琐。逐次逼近型ADC是一种热门的ADC类型,其不仅具有结构简单、易于实现、面积小、便于集成等优点,更重要的是其功耗相对较低。本文的研究目标是进一步优化逐次逼近型ADC在功耗方面的表现,主要工作如下:首先,本文对模数转换器的主流结构进行分析。为了设计性能更强的逐次逼近型ADC,横向比较了不同类型ADC的工作原理及性能参数,并阐述它们适配的应用场景。此外,为了获得低功耗的SAR ADC,本文还分析了数模转换器、保持/采样开关、比较器和逻辑控制电路的基本结构及影响性能的因素。其次,在基于共模电压(V-based)开关切换策略的基础上,对DAC电容阵列结构进行改进。为减少总电容值,降低电路功耗,本文设计的DAC电容采用全差分输入结构,可以有效抑制共模干扰,并且DAC电容阵列的最后三位权重电容设计为由两个或者四个相同容值的电容串联组成。相比于V-based开关切换策略,改进后的DAC电容阵列总电容值降低75%,有效降低电路功耗,且节约芯片面积。最后,在前置放大器与锁存器的基础上进行改进,从而减少了静态功耗的影响。采用新型栅压自举采样开关,保证了自举开关的栅源电压始终为恒值,且降低了开关的非线性。基于TSPC改进的逻辑控制电路,实现了信号的分频以及对DAC电容阵列开关的控制,保证了SAR ADC按照时序正常的工作。本设计基于CMOS180nm的工艺对10位的逐次逼近型模数转换器进行设计。其仿真结果为:当输入信号电压为1.8V,频率为2.890625MHz的条件下,有效位数ENOB为9.84bit,SNDR为60.98d B,SFDR为72.91d B,平均功耗为88.72μW。

关键词： 物联网   信息安全   后量子密码算法   硬件加速器   运算特性  

摘要： 信息安全是物联网的重要组成部分，数据的加密传输、设备间身份的认证都需要密码算法的保护。随着量子计算机技术的飞速发展和高效量子算法的出现，传统的公钥密码算法已经不再安全。为此密码学界提出了能抵御量子计算机攻击的后量子密码算法。　　然而，后量子密码算法的运算量大、计算形式复杂，对于资源受限的物联网终端设备难以部署应用。近年来海内外研究者提出了多种针对后量子密码算法的硬件加速器，其中专用指令集处理器类的设计方案具有通用性强、成本低的特点，非常适用于物联网场景。但现有的设计方案仍然存在“用于加速运算的专用电路复用度低”、“受读写限制大”和“数据流复杂”三个待解决的问题。　　为了解决这三大问题，本研究以低功耗、低成本为目标，将硬件设计和后量子密码算法的运算特性相结合，在加速算法执行的同时充分提高硬件的利用率，提出了三个硬件上的设计方案和四种软件上的加速方法。其中软件上的算子融合方法和硬件的计算组件重组相结合，用于解决“用于加速运算的专用电路复用度低”这一问题;软件上的调整数据流和并行计算方法与硬件的并行数据流设计相结合，用于解决“后量子密码算法数据流复杂”这一问题;软件上的读写和计算并行的方法和硬件的指令多发射结合，用于解决“受读写限制大”这一问题。　　本研究设计的处理器经过功能验证，能够正确的运行Kyber和Dilithium两种分别用于公钥加密和数字签名的后量子密码算法，且相较于32位处理器具有最高10倍的速度提升。与国内外先进工作相比，该处理器具有最小的面积和最低的功耗，综合评价指标最优，是一款非常适合物联网终端等性能受限场景的后量子密码算法专用处理器。