关键词： 磁栅尺   正弦编码器   低功耗   误差建模   查找表   频域处理  

摘要： 正余弦编码器因可携带丰富的位置信息而被广泛应用于高精度位移测量。目前常用的正余弦编码器主要有光栅编码器和磁栅编码器两种。光栅编码器价格昂贵、对环境要求严苛。而依靠霍尔效应的磁栅编码器的抗环境干扰能力强,可提供无接触式位移测量,且价格相对低廉,因此得到了广泛的应用。物联网终端设备集成度的提高对磁栅位移传感器的性能提出了更高的要求,要降低磁栅位移传感器的功耗,同时保持或提高磁栅位移传感器的精度。基于此,本文对低功耗高精度磁栅位移传感器的关键技术进行了研究,设计开发了可应用于物联网设备中的低功耗磁栅位移传感器。在硬件方面,本文以基于霍尔效应的模拟读数头为基础,利用低功耗器件重新进行了信号处理电路的设计,并对设计的电路进行了噪声链路分析,对主要的噪声源采取了相应的降噪措施,在保证位移传感器精度的前提下有效降低了硬件功耗。在软件方面,本文为降低磁栅位移传感器输出信号误差校正算法的计算量,对造成位移解算精度降低的各种误差源进行了分析与建模,并首次提出了畸变误差的概念。对误差模型中各个参数的时变特性进行了分析,确定了可进行离线估计的参数数量,据此提出了基于查找表以及频域处理的误差校正算法:使用离线数据构建的查找表进行磁栅位移传感器输出信号中幅值不等误差、相移误差以及谐波误差的抑制,使用频域处理的方法消除信号中的畸变误差,有效降低了软件算法的计算量。实验测量表明:本文提出的磁栅位移传感器的分辨率为2.44μm,磁栅位移传感器的最大检测速度为10 m/s,整体的功耗仅13.7mW。与单频激光干涉仪的对比结果表明:本文提出的位移传感器的精度为±24.7μm,误差校正算法能够将磁栅位移传感的精度提高77.5%。

关键词： 组培苗移植   视觉引导   图像处理   组培苗识别   多线程  

摘要： 植物组织培养技术是现代技术之中最重要的、最活跃的技术之一,组培苗的自动化移植也成为当前的趋势。在移植过程中,需要机器视觉完成组培苗的定位,夹爪完成夹取,目前国内外大都采用的是识别定位和夹取分离的开环方案,缺点是效率低,实时性差,鲁棒性不强。因此,针对开环方案的缺点,研究将视觉引导技术加入组培苗移植系统,进而实现组培苗定位与夹取的控制闭环,增强移植系统稳定性和移植成功率,具有重大现实意义。论文针对实验室研发的组培苗移植平台,利用机器视觉和视觉引导技术,研究了完整的组培苗移植视觉引导系统。通过分析组培苗移植流程以及对视觉引导系统的准确性和实时性需求,采用眼到手的相机安装方式,运用控制结构不分层的基于位置的视觉伺服技术实现对夹爪的实时引导。为解决夹爪和组培苗在试管中相互交错影响识别的问题,采用HSV颜色分割技术,分割夹爪和组培苗图像并单独进行识别。为满足视觉引导系统识别的准确度要求,采用中值滤波、阈值分割等预处理技术,并调整闭运算矩阵元参数,设计识别算法精确识别夹爪前端和组培苗节点。为满足视觉引导系统的实时性要求,采用设置动态ROI的方式,该区域跟随夹爪和组培苗的移动,使识别区域大幅缩小,仅包含需要识别的夹爪前端和组培苗节点;采用高斯金字塔的方式,利用图像与内核矩阵进行卷积运算,平滑像素,再通过降采样模糊图像,使在不过多失去图像信息的情况下将图像像素减半,减少图像处理压力;采用多线程技术,由于双目视觉左右图像的处理内容相同,开辟两条线程并行对左右图像进行图像处理,并对获得的特征点进行三维重构,同时通过线程池完成对多线程的管理。为增强移植系统成功率和鲁棒性,优化了夹取流程和夹爪运行路径,并动态调节夹爪运行速度,设计了在夹取失败时进行重试的功能。论文对设计的组培苗视觉引导系统进行了单独测试,并与组培苗移植平台进行了联合测试,结果表明:组培苗视觉引导系统能够快速准确识别夹爪前端和组培苗节点,并引导其完成移植作业;在夹取过程中组培苗发生移动,视觉引导系统能够引导夹爪进行位置修正;若夹取失败,能够重新进行夹取。加入引导系统后,整个移植系统的成功率,稳定性皆有所提升,达到了预期目标。

关键词： 接收机射频前端   低噪声放大器   混频器   增益可调节  

摘要： 近年来,伴随着物联网技术的兴起,2G退出市场,LTE Cat.1逐渐成为研究热点。LTE Cat.1作为4G通信LTE网络用户终端类别的一个标准,可以直接接入现有的4G LTE网络,节省了大量的资源,而且Cat.1功耗低成本低,广泛应用在物联网的一些中速率场景。本文基于LTE Cat.1应用的特点和要求,对接收机射频前端电路进行研究,满足指标要求的同时,成本和功耗都比较低。 本文基于LTE Cat.1的应用需求,采用了直接变频接收机架构设计了一款低功耗,低成本的接收机射频前端电路,主要包括了低噪声放大器(Low Noise Amplifier,LNA),混频器和跨阻放大器(Transimpedance Amplifier,TIA)。其中,低噪声放大器采用了CMOS电流复用架构,结合片外匹配网络实现输入阻抗匹配,实现高增益、低功耗、高线性度,同时实现了电压转电流提供满足要求的跨导以及增益可调。为了降低版图面积,压缩成本,低噪声放大器单端输出直接与混频器相连,相对于传统结构省去了单端转差分所需的片上巴伦的面积。混频器采用了无源单平衡结构,并且在结构上进行创新,消除了单平衡混频器相对于双平衡混频器的性能恶化,本振信号采用了25%占空比的方波信号,实现了比较高的转换增益,同时支持IIP2校准功能。跨阻放大器实现了电流转电压,提供了较低的输入阻抗,并且实现了一阶滤波以抑制带外阻塞对整个链路性能的影响,此外,跨阻放大器中的运算放大器不仅采用了前馈补偿和反馈补偿的方式来拓展带宽,还使用了准静态悬空栅技术提高了驱动能力。 本设计采用了TSMC 22nm ull CMOS工艺,后仿结果表明,在2.3GHz～2.7GHz的输入频率范围内,LNA输入到跨阻放大器输出实现最大45dB,最小-10dB的电压增益,具有50dB以上的增益可调范围,增益步径为6dB;在最高增益处的噪声系数为2.13dB,输入三阶交调点大于-13.5dBm,输入1dB增益压缩点大于-25dBm,功耗为8.8mW。

关键词： 5nm   低功耗   物理设计   功耗优化  

摘要： 随着半导体工艺走向5nm工艺节点,集成电路的规模越来越大,一颗小小的手机芯片动辄集成了上百亿个晶体管。过去,集成电路设计师主要关注芯片性能、面积和成本,但是近年来,随着便携式电子产品的普及,半导体行业更加关注集成电路的功耗和速度,因此,降低功耗是当今芯片设计中一个非常重要的目标。降低功耗可以延长电池寿命、减少散热问题、增加芯片的可靠性。本论文研究对象为基于台积电5nm工艺SoC芯片中DDR PHY模块,借助Cadence公司的Innovus布局布线工具,完成了模块的低功耗物理设计和功耗优化。论文主要工作和具体成果如下所示:(1)完成了基于台积电5nm工艺SoC芯片中DDR PHY模块物理设计。项目依托台积电5nm工艺,借助Cadence公司的Innovus工具,完成了包括数据准备、布图规划、电源规划、标准单元布局、时钟树综合和布线的整个物理设计流程,为5nm工艺下的物理设计提供新思路。(2)对低功耗设计原理进行分析。首先介绍了集成电路中的两种功耗:静态功耗和动态功耗。针对这两种功耗提出了5种低功耗物理设计方案,分别为动态电压频率调整、多电源电压域、电源关断技术、门控时钟技术和多阈值电压技术。将5种低功耗物理设计方案结合在DDR PHY模块中实施,使模块总功耗下降了22%。(3)在完成物理设计后对模块进行交付前的各种签核验证。首先对模块的时序进行分析,采用静态时序分析法对模块中存在的所有时序路径进行分析,找出违背时序约束的时序路径并进行修复。其次对模块进行物理验证,物理验证包括设计规则检查、电路规则检查和天线效应检查。最后对模块进行逻辑等效性检查,保障模块的逻辑正确。最终模块的Macro数量为59个,standard cell数量为1563608个,主时钟频率为806MHz,总功耗为147.52m W,模块利用率为67.68%。模块达到交付标准,可以交付流片。

关键词： 脑电信号采集   模拟前端电路   电流复用   噪声整形   模数转换器   脑电接口  

摘要： 随着集成电路技术和医疗物联网(IoMT)的快速发展,低功耗高精度的脑电(EEG)接口芯片得到广泛应用。对大脑健康状况的判断可以通过便携式脑电接口设备对人体脑电信号的准确及时采集和分析处理来便捷实现。为了满足脑电信号采集质量和便携式脑电接口设备使用时间的要求,脑电接口芯片不仅需要具有多通道信号采集、低系统噪声和高量化精度等特点,还需要进行超低功耗设计来延长有限电源下设备的使用寿命。 多通道脑电采集可以采用并联多个通道电路的方式来实现,但是芯片的功耗和面积成倍增加,导致采集成本迅速上升。电流复用是一种新型的多通道脑电采集技术,可以通过多通道电路复用静态偏置电流的结构实现低平均功耗。因此,该设计技术可以在保证多通道高质量的脑电信号采集的前提下,实现低功耗的特性。同时,为了实现脑电信号的数字量化,需要高精度低功耗的模数转换器(ADC)设计。逐次逼近型模数转换器(SAR ADC)转换速度快、功耗低,适用于脑电接口芯片,但是比较器噪声和芯片面积随位数提高而快速增大的缺点限制了其分辨率的提升。噪声整形SAR ADC将Sigma-Delta ADC的噪声整形技术融合到SAR ADC当中,能够在实现高转换精度的同时达到高能效,适用于脑电接口芯片。 本文首先研究了脑电信号特征和模拟前端(AFE)电路的基本结构,对关键电路原理进行了详细的阐述,同时论述了低噪声低功耗的电路设计技术。然后对典型ADC的结构特点和ADC性能指标做了阐述,并详细分析了噪声整形技术和噪声整形SAR ADC的结构特点。 基于65 nm标准CMOS工艺,本文设计并实现了一款应用于多通道脑电信号采集的低功耗、低噪声电流复用生物模拟前端(Bio-AFE)芯片。在四通道电流复用放大器中提出了一种新的低功耗正交重组方式,在保证串扰抑制能力的同时,将重组电流减少一半并降低了电源电压,从而降低了通道平均功耗。本文提出了一种四阶电流抵消亚阈值源极跟随器低通滤波器(CS-LPF),通过交叉耦合电流抵消技术实现了芯片面积和功耗的减小。所提出的芯片核心面积为1.17 mm×0.82 mm。 基于65 nm标准CMOS工艺,本文设计并实现了一款动态比较器复用噪声整形SAR ADC(DN SAR ADC)。基于本文所提出的动态比较器/放大器一体化电路(ADD),提出了一种二阶动态比较器复用噪声整形(DN)技术,有效地缩小了额外电容面积并在转换精度和功耗之间取得了良好的折衷。提出的ADD在同一转换周期的不同相位能够分别完成动态比较和动态放大功能,避免了两个额外动态放大器的设计,简化了电路结构、缩小了芯片面积。所提出的芯片核心面积为0.68 mm×0.19 mm。 本文对所提出的两款芯片进行了流片和测试,接着对两款芯片级联组成的系统进行了脑电实测。测试结果表明,所提出的Bio-AFE具有40.5–56 dB的可变增益。功耗仅为4.8 n W的全差分低通滤波器实现了50%电容面积的缩小。所提出的BioAFE的每通道平均功耗仅为2.6μW,噪声有效因子(NEF)和功率有效因子(PEF)分别为1.81和3.93。当采样率为10 k S/s时,所提出的DN SAR ADC芯片在1 V的电源电压下消耗0.1μW的功耗。所提出的二阶动态比较器复用噪声整形SAR ADC在200 Hz的生物信号带宽内实现了74.78 dB的SNDR,FoMs为167.8 dB,Fo Mw为56 f J/conv.-step。级联系统测试结果显示,所提出的多通道低功耗脑电接口芯片系统能够采集四通道的脑电信号并完成信号的模数转换。