关键词： 潜标   低功耗   扩频通信   应答器  

摘要： 潜标是一种水声领域常见的设备,在水声通信、定位与导航、海洋环境监测等场景下都有着广泛的应用。本文所设计的潜标是一款多功能低功耗潜标,主要功能为中继水声扩频信号,应用于水声通信场景,延长扩频水声信号的传播距离,从而扩大整个通信网络的范围。此外,本潜标也可作为应答器使用,用于水声定位与导航场景。首先,针对潜标的实际工作场景,设计了潜标使用的扩频信号形式并对硬件总体方案进行了设计。通过仿真,对比分析了使用BPSK调制的直接序列扩频信号在水声信道影响下不同参数的检测性能。根据仿真结果确定了潜标使用的信号参数,并设计了一套潜标在扩频中继模式下的通信协议。之后,对潜标的信号处理方法进行了设计。潜标需要处理的信号形式包括LFM、扩频信号以及CW信号。处理LFM信号使用拷贝相关法;处理扩频信号使用RAKE接收机来抑制多途的影响;处理CW信号使用自适应Notch滤波器与瞬时频率方差检测器联合判决的方法。介绍了这三者的原理并进行了仿真分析,着重对比分析了不同结构与参数对RAKE接收机的性能影响。然后,根据潜标的总体方案设计与使用的信号处理方法,对潜标的硬件电路与软件程序进行设计。在硬件芯片选型与电路设计上,秉持低功耗的设计原则,再通过电路模块化设计、电源动态管理、值班待机等方式来降低整体系统的功耗。在软件程序设计上,重点对各种信号处理与检测算法在DSP芯片上的实现,以及各种工作模式下的工作流程进行了讨论。最后,在实验室与水池对潜标的各项功能进行逐一验证,实验证明潜标各硬件电路功能正常,软件程序稳定可靠。潜标能够完成预期的各种工作模式下的任务,并且满足了所提出的各项技术指标。

关键词： 流水线逐次逼近型模数转换器   高速   低功耗   余量放大器  

摘要： 在数字通信系统中,位于输入端的高速ADC是获取高质量信号的关键所在,它的性能很大程度上直接决定了通信系统的整体性能。数字通信系统要求ADC拥有中高精度(8-12位)分辨率,采样率最高要求几十吉赫兹(GHz),此类ADC通常采用时间交织ADC实现,考虑多个通道的失配和功耗,单通道ADC应满足高采样率、高有效精度和低功耗的要求。流水线逐次逼近型模数转换器(Pipeline SAR ADC)由于兼具上述特点得到了广泛应用。 本文面向数字通信系统的要求,设计了一款10bit 400MS/s的两级Pipeline SAR ADC。第一级SAR ADC实现5bit的粗量化,增益稳定的动态放大器提供4倍的级间增益,第二级SAR ADC实现6bit的细量化,级间设置1位冗余用于吸收失调。优化设计了一种全局异步时序,将同步时序中被浪费的时间重新分配给级间放大器,高效利用了时间;改进设计了第一级SAR ADC中的高速动态比较器,通过增加一对PMOS复位管,在比较器出现判决结果后立刻断开预放大级,消除关键节点上的记忆效应,提高了比较器的复位速度;改进设计了一种高速异步SAR逻辑电路,通过一对交叉耦合的锁存器提高了逻辑电路中关键节点的电平变换速度,从而提升了SAR逻辑的转换速度。设计了一种基于电荷共享的比较器前台校准方案,在不引入额外校准相位的情况下补偿了比较器的失调,保证了系统的高速特性。在第二级SAR ADC中,设计了适用于全局异步时序的高线性度自举开关,并且使用Reference-Reduced技术将参考电压缩减为满摆幅的1/4,以匹配级间的4倍增益。 基于TSMC 40nm CMOS工艺设计电路与版图,并进行了后仿真验证,结果表明:1.1V电源电压,400MS/s采样率,在TT工艺角下近奈奎斯特频率输入时有效位数(ENOB)可以达到9.23bit,无杂散动态范围(SFDR)为67.01d Bc,功耗为3.08m W,满足设计要求。

关键词： USB4.0协议   USB3隧道协议   带宽管理   低功耗  

摘要： 随着数字信息化技术的快速发展,硬件设各对高速总线接口的带宽要求越来越高。USB-IF组织不断更新其接口协议标准,USB规范协议己发展至USB4.0,其数据传输速度已提升至们Gbps。USB4.0协议支持DP、PCIe、USB多协议数据同时传输且各个子系统具有独立的带宽管理机制。对于USB3隧道协议传输而言,目前缺乏高效的软硬件协调机制用于管理USB4带宽和USB3隧道协议带宽。本文基于上述问题,对USB3隧道协议带宽管理机制进行了深入的研究。本文根据USB4连接管理器规范、USB4.0协议和USB3。2协议的要求,结合USB3隧道协议的带宽管理机制,完成了USB3隧道协议的带宽管理电路的设计,并对其进行功耗仿真;基于功耗分析结果提出低功耗带宽管理机制,并完成优化设计;最终对设计进行系统功能验证和功耗仿真。具体工作如下:首先,本文分析USB3隧道协议下的带宽协商机制,基于USB4连接管理器、USB4主机和USB3主机的工作机制,构建出USB3隧道协议带宽信息的通信模型,并提出USB3隧道协议的带宽管理电路设计方案,实现了USB4与USB3系统之间带宽信息的交换;随后对设计进行功耗仿真并分析结果,为后续功耗优化提供设计思路。其次,本文深入分析上述电路功耗来源且结合So C的功耗需求和特性,基于多层次电源管理系统,提出一种非主动唤醒的带宽管理电路功耗优化策略,并完成USB3隧道协议的低功耗带宽管理电路设计;设计采用电源门控技术,当USB3主机控制器处于休眠模式时,支持带宽管理电路处理带宽管理事件,以减少处理带宽管理事件的功耗开销不口延日寸。最后,本文通过构建仿真验证平台,完成系统功能验证,并对优化后的设计进行功耗仿真。本文优化后的设计在睡眠模式相比优化前的空闲模式总功耗降低60.1%,USB4连接管理器处理带宽管理事件时,无需等待USB3主机控制器唤醒,可实时通信。

关键词： 双边沿触发器   低功耗   C单元   毛刺  

摘要： 随着便携式电子产品的应用变得日益广泛,不断扩大的集成电路规模,不断缩小的特征尺寸等,使得超大规模集成电路中的功耗问题变得日益尖锐。低功耗设计的目的有:提高电池供电的使用时间;提高设备的可靠性;降低开销成本等等。CMOS电路的功耗主要由两部分组成:静态功耗和动态功耗。触发器作为集成电路中一种基础元件,广泛存在于超大规模集成电路中,即研发低功耗高性能的触发器很有必要。 毛刺是电路中由于竞争冒险引起的无用翻转,它会影响电路的稳定性,甚至会导致数字电路系统的紊乱与错误。触发器的输入信号端的毛刺如果传到内部,那么会使触发器内部节点发生冗余跳变从而使功耗增加。 针对上述问题,本文提出了一种基于鲁棒C单元的低功耗、抗毛刺的双边沿触发器LARC。该LARC双边沿触发器可以有效阻塞来自于输入信号的毛刺,防止触发器的内部产生冗余跳变,降低晶体管充放电的频率,有效地降低输入信号上因为毛刺引起的额外功耗开销。本文基于PTM 32nm模型,使用HSPICE软件进行仿真。大量的仿真实验结果表明,本文提出的双边沿触发器能够有效地阻塞毛刺,实现了低功耗。另外,在面积、功耗、延迟和功耗延迟积等指标上取得了良好的折中。选取另外12种双边沿触发器进行综合比较,本文提出的双边沿触发器具有最低的功耗和功耗延迟积。在降低功耗方面,本文提出的LARC双边沿触发器在电路总功耗上平均降低了51.22%,延迟上平均降低了5.28%,功耗延迟积上平均降低了60.08%。PVT波动分析表明,本文提出的LARC双边沿触发器对电压波动、温度波动和工艺波动均不敏感,具有较高的可靠性。

关键词： 接收机射频前端   低噪声放大器   混频器   增益可调节  

摘要： 近年来,伴随着物联网技术的兴起,2G退出市场,LTE Cat.1逐渐成为研究热点。LTE Cat.1作为4G通信LTE网络用户终端类别的一个标准,可以直接接入现有的4G LTE网络,节省了大量的资源,而且Cat.1功耗低成本低,广泛应用在物联网的一些中速率场景。本文基于LTE Cat.1应用的特点和要求,对接收机射频前端电路进行研究,满足指标要求的同时,成本和功耗都比较低。 本文基于LTE Cat.1的应用需求,采用了直接变频接收机架构设计了一款低功耗,低成本的接收机射频前端电路,主要包括了低噪声放大器(Low Noise Amplifier,LNA),混频器和跨阻放大器(Transimpedance Amplifier,TIA)。其中,低噪声放大器采用了CMOS电流复用架构,结合片外匹配网络实现输入阻抗匹配,实现高增益、低功耗、高线性度,同时实现了电压转电流提供满足要求的跨导以及增益可调。为了降低版图面积,压缩成本,低噪声放大器单端输出直接与混频器相连,相对于传统结构省去了单端转差分所需的片上巴伦的面积。混频器采用了无源单平衡结构,并且在结构上进行创新,消除了单平衡混频器相对于双平衡混频器的性能恶化,本振信号采用了25%占空比的方波信号,实现了比较高的转换增益,同时支持IIP2校准功能。跨阻放大器实现了电流转电压,提供了较低的输入阻抗,并且实现了一阶滤波以抑制带外阻塞对整个链路性能的影响,此外,跨阻放大器中的运算放大器不仅采用了前馈补偿和反馈补偿的方式来拓展带宽,还使用了准静态悬空栅技术提高了驱动能力。 本设计采用了TSMC 22nm ull CMOS工艺,后仿结果表明,在2.3GHz～2.7GHz的输入频率范围内,LNA输入到跨阻放大器输出实现最大45dB,最小-10dB的电压增益,具有50dB以上的增益可调范围,增益步径为6dB;在最高增益处的噪声系数为2.13dB,输入三阶交调点大于-13.5dBm,输入1dB增益压缩点大于-25dBm,功耗为8.8mW。

关键词： 5nm   低功耗   物理设计   功耗优化  

摘要： 随着半导体工艺走向5nm工艺节点,集成电路的规模越来越大,一颗小小的手机芯片动辄集成了上百亿个晶体管。过去,集成电路设计师主要关注芯片性能、面积和成本,但是近年来,随着便携式电子产品的普及,半导体行业更加关注集成电路的功耗和速度,因此,降低功耗是当今芯片设计中一个非常重要的目标。降低功耗可以延长电池寿命、减少散热问题、增加芯片的可靠性。本论文研究对象为基于台积电5nm工艺SoC芯片中DDR PHY模块,借助Cadence公司的Innovus布局布线工具,完成了模块的低功耗物理设计和功耗优化。论文主要工作和具体成果如下所示:(1)完成了基于台积电5nm工艺SoC芯片中DDR PHY模块物理设计。项目依托台积电5nm工艺,借助Cadence公司的Innovus工具,完成了包括数据准备、布图规划、电源规划、标准单元布局、时钟树综合和布线的整个物理设计流程,为5nm工艺下的物理设计提供新思路。(2)对低功耗设计原理进行分析。首先介绍了集成电路中的两种功耗:静态功耗和动态功耗。针对这两种功耗提出了5种低功耗物理设计方案,分别为动态电压频率调整、多电源电压域、电源关断技术、门控时钟技术和多阈值电压技术。将5种低功耗物理设计方案结合在DDR PHY模块中实施,使模块总功耗下降了22%。(3)在完成物理设计后对模块进行交付前的各种签核验证。首先对模块的时序进行分析,采用静态时序分析法对模块中存在的所有时序路径进行分析,找出违背时序约束的时序路径并进行修复。其次对模块进行物理验证,物理验证包括设计规则检查、电路规则检查和天线效应检查。最后对模块进行逻辑等效性检查,保障模块的逻辑正确。最终模块的Macro数量为59个,standard cell数量为1563608个,主时钟频率为806MHz,总功耗为147.52m W,模块利用率为67.68%。模块达到交付标准,可以交付流片。

关键词： 卷积神经网络   硬件加速   低功耗   嵌入式系统   Zynq   FPGA  

摘要： 目标检测技术旨在从图像和视频中定位和识别物体,是计算机视觉工程最早的技术,其面临的挑战也是最为复杂的。由于其计算规模极其庞大,而传统嵌入式系统的计算能力十分有限,亟需开发新的推理模型加速系统。Zynq作为一种CPU与FPGA结合的异构平台,Zynq具有优秀的CNN加速能力。本课题在Zynq芯片上完成了目标检测网络嵌入式系统研发工作,该系统由CNN硬件加速器和图像处理模块两部分构成,论文的主要工作如下: 首先,CNN硬件加速器选取Tiny-YOLOv3作为算法模型,针对Tiny-YOLOv3网络各层的特性和要求,设计了128通道的二维流水脉动结构的计算阵列,阵列包含多个可进行8位定点激活值和4位编码权重值的乘加计算单元;卷积层扫描窗口贴边通过特征值读取节拍控制和0值替换实时完成,提高了处理速度并节约了存储空间;池化层采用与卷积层融合的方法,使得卷积层产生结果直接进行池化运算。 其次,针对当前方案避免乘法造成了权重系数空间分割不均衡的问题,提出了一种新的CNN加速器实现方案,将权重系数按位分割,面向单bit权重设计卷积加速器,通过逐位实施达到处理速度和识别率的高效折中。以简单的查表选择法实现卷积算子的乘加运算,完成了一款6×3×16的三维加速器计算阵列设计,可单周期完成288个卷积窗口计算,相比传统方案,减少了67%加法器资源消耗,峰值算力提升80%。 最后,完成实时图像处理系统开发工作,该系统由CNN硬件加速核与本文设计的实时图像处理单元组成。利用实时图像处理系统对CNN加速器进行了性能测试。 本文采用前一种CNN加速器方案作为实验测试对象,实验结果表明,本文设计的CNN加速器具有72.28GOPS@200MHz算力,硬件系统总功耗为4.692W,目标检测系统性能为1080p@60fps,对包含20种类别的Pascal VOC数据集识别率为60%。提出的CNN加速器第二方案具有518.4 GOPS@200 MHz算力。

关键词： 脑电信号采集   模拟前端电路   电流复用   噪声整形   模数转换器   脑电接口  

摘要： 随着集成电路技术和医疗物联网(IoMT)的快速发展,低功耗高精度的脑电(EEG)接口芯片得到广泛应用。对大脑健康状况的判断可以通过便携式脑电接口设备对人体脑电信号的准确及时采集和分析处理来便捷实现。为了满足脑电信号采集质量和便携式脑电接口设备使用时间的要求,脑电接口芯片不仅需要具有多通道信号采集、低系统噪声和高量化精度等特点,还需要进行超低功耗设计来延长有限电源下设备的使用寿命。 多通道脑电采集可以采用并联多个通道电路的方式来实现,但是芯片的功耗和面积成倍增加,导致采集成本迅速上升。电流复用是一种新型的多通道脑电采集技术,可以通过多通道电路复用静态偏置电流的结构实现低平均功耗。因此,该设计技术可以在保证多通道高质量的脑电信号采集的前提下,实现低功耗的特性。同时,为了实现脑电信号的数字量化,需要高精度低功耗的模数转换器(ADC)设计。逐次逼近型模数转换器(SAR ADC)转换速度快、功耗低,适用于脑电接口芯片,但是比较器噪声和芯片面积随位数提高而快速增大的缺点限制了其分辨率的提升。噪声整形SAR ADC将Sigma-Delta ADC的噪声整形技术融合到SAR ADC当中,能够在实现高转换精度的同时达到高能效,适用于脑电接口芯片。 本文首先研究了脑电信号特征和模拟前端(AFE)电路的基本结构,对关键电路原理进行了详细的阐述,同时论述了低噪声低功耗的电路设计技术。然后对典型ADC的结构特点和ADC性能指标做了阐述,并详细分析了噪声整形技术和噪声整形SAR ADC的结构特点。 基于65 nm标准CMOS工艺,本文设计并实现了一款应用于多通道脑电信号采集的低功耗、低噪声电流复用生物模拟前端(Bio-AFE)芯片。在四通道电流复用放大器中提出了一种新的低功耗正交重组方式,在保证串扰抑制能力的同时,将重组电流减少一半并降低了电源电压,从而降低了通道平均功耗。本文提出了一种四阶电流抵消亚阈值源极跟随器低通滤波器(CS-LPF),通过交叉耦合电流抵消技术实现了芯片面积和功耗的减小。所提出的芯片核心面积为1.17 mm×0.82 mm。 基于65 nm标准CMOS工艺,本文设计并实现了一款动态比较器复用噪声整形SAR ADC(DN SAR ADC)。基于本文所提出的动态比较器/放大器一体化电路(ADD),提出了一种二阶动态比较器复用噪声整形(DN)技术,有效地缩小了额外电容面积并在转换精度和功耗之间取得了良好的折衷。提出的ADD在同一转换周期的不同相位能够分别完成动态比较和动态放大功能,避免了两个额外动态放大器的设计,简化了电路结构、缩小了芯片面积。所提出的芯片核心面积为0.68 mm×0.19 mm。 本文对所提出的两款芯片进行了流片和测试,接着对两款芯片级联组成的系统进行了脑电实测。测试结果表明,所提出的Bio-AFE具有40.5–56 dB的可变增益。功耗仅为4.8 n W的全差分低通滤波器实现了50%电容面积的缩小。所提出的BioAFE的每通道平均功耗仅为2.6μW,噪声有效因子(NEF)和功率有效因子(PEF)分别为1.81和3.93。当采样率为10 k S/s时,所提出的DN SAR ADC芯片在1 V的电源电压下消耗0.1μW的功耗。所提出的二阶动态比较器复用噪声整形SAR ADC在200 Hz的生物信号带宽内实现了74.78 dB的SNDR,FoMs为167.8 dB,Fo Mw为56 f J/conv.-step。级联系统测试结果显示,所提出的多通道低功耗脑电接口芯片系统能够采集四通道的脑电信号并完成信号的模数转换。