关键词： 天基物联网   软件定义无线电   LORA   ZIGBEE   SIGFOX  

摘要： 天基物联网利用其全天候服务能力,克服了地面物联网在复杂地形和偏远地区难以大规模覆盖的局限性,是物联网发展的重要补充和必然趋势,近年来受到研究者们的关注。天基物联网工作场景要求终端应具备通用性强、功耗低、集成多种传输技术并具备技术快速转换的能力,已有物联网软件无线电平台难以完全满足以上要求。为解决上述问题,本文设计了低功耗天基物联网软件无线电平台,并基于该平台实现了多种物联网传输波形收发系统,主要工作内容包括:一、天基物联网相关技术体制分析。介绍了天基物联网数据采集、数据广播以及控制三类应用对象的传输性能要求,讨论了近地球轨道卫星和地球同步轨道卫星面向不同物联网应用模式的优劣,分析了天基物联网网络架构设计模式。接着分别介绍了几种典型低功率广域网络和低速率无线个域网技术体制,并对这几种技术体制进行天基物联网网络架构的适用性分析,得出满足天基物联网应用需求的最小技术集合为LORA、ZIGBEE以及SIGFOX的结论。二、天基物联网软件无线电平台设计。为满足平台强扩展性、高通用性要求,本文采用模块化设计方法将硬件架构解耦为控制主板和射频子板,并在此基础上完成了平台基本功能设计。具体而言,完成基于微控制单元(Micro Control Unit,MCU)的软件架构设计;完成基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的基带架构设计;采用空中指令的方案实现波形切换控制,使最快波形切换时间突破了0.5秒;通过MCU电源管理和FPGA门控时钟实现低功耗控制,使平台休眠功耗达到了7m W。三、天基物联网传输波形收发系统的设计与实现。本文实现了LORA、ZIGBEE以及SIGFOX三种传输波形收发系统,共占用FPGA 10%的硬件资源。其中LORA收发机支持扩频因子等于6、7、8的配置,对应传输速率分别为46.8kb/s、27.3kb/s、15.6kb/s,接收机灵敏度分别达到-116.8d Bm、-119.1d Bm、-121.6d Bm;ZIGBEE收发机传输速率为250kb/s,接收机灵敏度达到-101.4d Bm;SIGFOX上行与下行收发机传输速率均为12.5kb/s,接收机灵敏度分别达到-116.8d Bm、-118.1d Bm。

关键词： 龙芯   睿频   动态调频调压   动态调核   能效  

摘要： 国产处理器是国家信息产业的核心技术。龙芯作为具有自主产权的国产处理器,在对信息安全性有较高要求的领域得到了广泛的应用。但由于CPU制造工艺不是最先进的、主频不高等因素,导致龙芯处理器与Intel、AMD等主流处理器在能效（性能/功耗）方面差距较大。在制造工艺难以快速突破的情况下,通过龙芯睿频技术动态调节处理器运行的频率和电压对提高其能效有重要研究价值。针对龙芯睿频存在动态调频不精确、动态调核不精细、高频运行不稳定的问题,本文在深入研究动态调频调压算法和动态调核算法的基础上,提出系列改进算法并在龙芯处理器平台上加以实现,主要工作及创新点如下:（1）针对动态调频未考虑不同类型的应用程序对处理器频率的敏感度不同,且负载预测精度不高,导致调频不精确、处理器能效不高的问题,提出基于运行时负载特征的动态调频算法。首先,利用门控循环单元神经网络构建CPU负载预测模型,提高负载预测精度;其次,基于每条指令的内存读取数设计了一种工作负载分类器来动态判断应用程序的所需的访存强度;最后,结合负载预测值和访存强度共同确定处理器的频率并进行调整。在龙芯处理器平台的实验结果表明,该算法能有效提高处理器的能效。（2）针对动态调核未考虑每个核心的负载来开启或关闭CPU核,导致动态调核不精细、产生额外的迁移功耗的问题,提出基于全局负载和局部负载的动态调核算法。首先根据全局负载来确定系统当前所需的CPU核数,接着根据局部负载来确定要开启或关闭的核心,最后通过用户接口实现对相应的开核或关核操作,实现细粒度调核。在龙芯处理器平台的实验结果表明,该算法可有效降低非满核运行时的功耗。（3）针对龙芯处理器动态调节自身电压会影响CPU负载的正常运行,导致处理器高频稳定不运行的问题,提出一种基于系统管理核的龙芯睿频方法,充分利用系统管理核来实时监测并动态调节处理器核的电压和频率。在龙芯处理器平台的实验结果表明,该方法可以有效提高处理器的综合性能。同时,在上述研究的基础上,将改进的动态调频和动态调核算法应用到基于系统管理核的龙芯睿频技术上,实现对龙芯睿频的优化、进一步提高处理器的能效。

关键词： MIPIDSI   显示接口   高速   低功耗   低电磁干扰  

摘要： 全面屏手机的迅速崛起,明确了人们对“高屏占比”的追求。为了满足用户对更大、更完整和更美观的屏幕视觉追求,就需要可以更快传输数据的显示接口,并且针对移动设备还要保持较低功耗和较小的电路面积的特性。为了解决上述难点,并且统一显示接口技术,MIPI(Mobile Industry Processor Interface,移动产业处理器接口)联盟推出了 DSI(Display Serial Interface,显示串行接口)协议。本文基于MIPI DSI协议设计了一款应用于显示屏幕的接口芯片,该芯片可支持刷新率为60Hz的全高清显示(1920*1080分辨率),具有传输速率快、低功耗、抗干扰性强以及面积小的特点。本文首先介绍了研究背景及现状。在深入研究了 MIPI DSI协议后,根据实际需求提出了接口芯片的设计指标,并给出了接口电路的整体架构。将接口电路划分为物理传输层、物理接口控制层、数据包处理层和图像像素接口层四个模块。物理传输层支持一个时钟通道和一至四个可配置数据通道传输数据。每个数据通道传输速率可达1.5Gbps。高速数据在该层模拟电路中实现串并转换,从而可以更好的实现较高数据传输速率。物理接口控制层负责将并行处理后的数据通道传输数据进行整合,同时对数据进行ECC和CRC校验。数据包处理层电路负责对数据包进行解析,将包头和有效数据分类处理。图像像素接口层使用FIFO对数据进行跨时钟域处理,并根据不同视频数据类型按照相应的视频时序输出显示。本设计中加入了 IC总线从端电路,可在外部通过IC总线对芯片进行配置和读取接口电路状态信息。本设计使用Verilog HDL在RTL级进行设计电路。然后采用UVM验证方法学搭建完备的仿真平台,对整体接口电路设计进行功能仿真,并使用Xilinx公司ZCU106开发板进行原型验证,模拟了芯片的真实使用场景。在电路功能仿真和原型验证通过后,基于SMIC 0.18μm的工艺,使用Design Compiler工具对整体接口电路进行综合,逻辑综合后整体设计电路面积为348749 μm2,功耗为21.15mW,最高工作频率可达1.5GHz,均符合设计指标要求。最后对流片后芯片进行实例测试,在各种模式下均正常驱动微显示屏幕显示,可使用IC总线对芯片模式进行配置。

关键词： 忆阻器   二维材料   突触   柔性   低功耗   学习行为  

摘要： 在后摩尔时代,忆阻器因其与生物神经突触结构类似及连续可调的电导特性,可以模拟基本的神经突触功能,实现存算一体,有效的突破冯·诺依曼架构限制,成为新一代的研究热点。随着科技的发展,人们对忆阻器的性能、尺寸、可穿戴等方面提出了更高的要求,因此,选择合适的功能层材料十分重要。近年来,二维(Two-Dimensional,2D)材料因其优异的电学性能、独特的层状结构等优势作为功能层材料被广泛应用。其中,基于二维材料的忆阻器具有尺寸小、功耗低、响应速度快等优点,展现出良好的应用前景。本文研究了基于二维硒化物材料(α-InSe、Mo Se和SbSe)的忆阻器,对其电学性能和神经突触仿生功能进行了探究,主要研究内容如下:一、基于二维α-InSe材料制备了Ag/α-InSe/ITO结构的忆阻器。该器件展现出优异的电学性能,如相对集中的开关电压、较快的响应速度(16.4 ns和18.0 ns)、良好的耐久性(达10次)和连续脉冲刺激下的电导可调性。在此基础上,模拟了基本的生物突触行为,如尖峰时间依赖可塑性和双脉冲易化功能等。更重要的是,该器件进一步成功模拟了重要的人类心理行为:监督学习,基于兴趣的学习/记忆行为以及强化学习。其中,强化学习成功模拟了人类大脑遗忘规律,促进了器件在模拟生物突触方面的应用发展。二、为了进一步研究二维α-InSe材料的忆阻特性,制备了Pd/α-InSe/ITO结构的忆阻器。该器件的I-V曲线呈缓慢变化,具有良好的重复性,可重复80个周期,并实现了短时程增强向长时程增强的转换。进一步成功模拟了尖峰时间依赖可塑性、双脉冲易化和强直后增强功能,有利于神经形态计算器件的发展。在此基础上,为了拓宽二维材料在柔性可穿戴电子领域的应用,选择聚对苯二甲酸乙二酯(Polyethylene Terephthalate,PET)作为柔性衬底并制备了结构为Pd/α-InSe/Pd/PET的低功耗忆阻器。其表现出阈值开关行为,并且功耗达到飞焦(f J)量级。另外,该器件在不同的弯曲半径下表现出稳定的开关状态,展现出基于二维材料忆阻器在柔性可穿戴电子领域的发展潜力。三、采用二维Mo Se和SbSe材料制备了一种低功耗器件,其功耗低至176 f J,非常接近人脑神经突触活动消耗的能量,且该器件的功率达到0.76 n W。该器件还表现出较快的响应速度、较大的开关比(10)和良好的保持特性等优异的电学性能。除此之外,该器件在不同的限制电流下表现出稳定的I-V特性曲线,实现了多级存储功能,为高密度存储领域提供了一种新途径。

关键词： 静态随机存储器   存储单元   外围电路设计   性能测试  

摘要： 静态随机存储器(Static Random Access Memory，SRAM)作为SoC中最主要的组成部分，其功耗在系统总功耗中占比很大。低电压技术是降低SRAM功耗最直接有效的方法。然而，SRAM在降低电压的过程中，会出现功能失效的问题。　　针对SRAM在低电压下功能失效的问题，本文对SRAM的各个结构进行了深入研究，从单元和外围电路两个方面增强SRAM在低压下的稳定性，旨在通过降低电压实现低功耗SRAM。主要工作如下:　　(1)提出了两种适用于低电压操作的存储单元。针对读解耦8T存储单元写能力差的问题，提出了一种混合阈值8T存储单元。该单元采用混合阈值设计增强了单元的写能力，降低了单元的泄漏功耗，同时带有虚地控制信号的读路径改善了开关电流比减小对读操作的影响。针对交叉点存储单元写能力差的问题，提出了一种半选鲁棒的内建读写辅助12T存储单元。该单元通过数据依赖的电源门控技术增强了写能力，同时改善了行半选单元和列半选单元的稳定性问题。　　(2)提出了四种适用于低功耗SRAM的外围电路设计。针对单参考电压伪差分感测电路位线摆幅大的问题，提出了一种双参考电压伪差分感测电路。该技术根据灵敏放大器的偏差方向选择参考电压，从而达到降低延时和功耗的目的。针对传统时序控制电路延时偏差大的问题，提出了一种可重构的复制列时序控制电路。该技术通过复制单元可配置技术使SRAM适应宽电压的工作范围，同时通过复制单元重构技术改善低压下SRAM的良率。针对6T存储单元写能力不足和读稳定性差的问题，提出一种读写辅助电路。该技术通过负位线写辅助电路改善了单元的写能力，同时通过分级字线读辅助电路保证了单元的读稳定性。针对SRAM泄漏功耗高的问题，提出了一种静态功耗管理电路。该技术包含静态、浅休眠、休眠和深休眠四种模式，极大改善了SRAM的泄漏功耗。　　(3)本文基于SMIC 55nm工艺设计了两款低功耗SRAM芯片，并完成了与之配合的测试方案。最后完成了流片和测试工作，并对测试结果进行了对比和分析。测试结果表明，容量为16Kb的6T单元SRAM的最低工作电压为0.53V，工作频率为6MHz，能耗为2.03pJ/access，泄漏电流为56nA。容量为32Kb的8T单元SRAM的最低工作电压为0.35V，工作频率为60KHz，最低能耗为0.74pJ/access，最低泄漏电流为19nA。

关键词： FFT   近似计算   Design Complier   低功耗   误差传递特征   图像处理   MFCC  

摘要： 集成电路作为现代电子产品中的核心组成部分,在信息产业高度发达的现代经济社会中扮演愈发重要的角色。目前,芯片的设计需求已经开始从性能这单一指标要求向性能、功耗、面积等综合指标考量转变。近似计算作为一种新兴计算范式,面向机器学习、数字信号处理、语音信号识别、数据挖掘/分析等新兴容错应用,通过修改算法与逻辑电路结构等方式,在控制一定精度的条件下实现降低芯片功耗、面积的目的。快速傅里叶变换(Fast Fourier Transform,FFT)是数字信号处理(Digital Signal Processing,DSP)中至关重要的部分,本文对数字信号处理中常用的FFT处理器进行近似低功耗设计与误差分析,在充分了解其误差传递特征的条件下分析不同近似乘法器对FFT处理器的影响。另外通过高位位宽饱和低位截断等方式动态调节中间级输出数据位宽,以实现低功耗近似FFT模块设计。本文首先介绍了FFT实现的算法以及硬件结构,分析本文所用几种算法的复杂度,对流水线FFT硬件结构中最常见的MDC(Multi-path Delay Commutator,MDC)和SDF(Single-path Delay Feedback,SDF)结构的资源和性能进行对比。在对FFT处理器误差传递特性的理论研究基础和对既定FFT操作位宽情况下旋转因子位宽的选择实验的基础上进行近似分析研究。通过使用近似基-4 Booth乘法器替换FFT处理器中的精确乘法器,在信噪比降低不超过1d B的情况下,实现了处理器资源消耗节省20%以上,频率提升最高可达40%,功耗降低可达50%。其次,基于定系数(Canonic Signed Digit,CSD)乘法器的优越特性,本文在小点数FFT处理器中使用定制的定系数乘法器,将CSD乘法器进行近似设计应用于处理器中,使处理器在信噪比降低不超过1d B的情况下功耗进一步降低10%;此外,基于此前的近似研究提出位宽饱和算法和截断相结合的方式调整FFT处理器级间位宽,保证处理器计算精度在30d B以上的条件下功耗降低达到40%以上。最后,本文将低功耗近似FFT处理器应用于图像压缩处理和MFCC(Melscalefrequency Cepstral Coefficients,MFCC)特征提取中。在图像压缩处理应用中,本文设计的FFT处理器不仅给应用带来能耗的降低,而且最大程度的保证了图像的完整性和清晰度。同样,在MFCC应用中,本文设计的近似FFT处理器没有影响语音的特征提取,进一步论证了本文设计的近似FFT整体方案的实用性和可靠性。

关键词： 泵撬块   自适应控制算法   多线程   卡方检验   系统优化  

摘要： 泵撬块是深海吸力式筒型基础（也称吸力锚）安装过程中不可或缺的设备。泵撬块安装在吸力锚顶部,通过液压动力补偿技术实现了高压环境下的泵电机排水、注水换向控制,使得吸力锚内外具有了压力差,从而产生了上、下移动的作用力。同时泵撬块使用了先进的深海耐压干式通信电子舱设计,能够监测安装过程中的实时数据,满足了远程控制作业的要求,能够大幅度提高工程安装的成功率。本文结合目前国内外泵撬块系统领域的研制和发展,设计并实现了一种通用的水下泵撬块远程监控系统。该系统由水面多功能上位机系统、水下嵌入式通信控制舱、水底显示系统组成。上位机主要实现吸力锚安装过程中实时数据的显示和数据库记录,同时具有工作模式选择、泵电机运转设置等功能。水下嵌入式通信舱作为通信枢纽使用多线程设计,实现多路传感器数据的接收和上、下行传输,同时实现泵电机自适应算法的计算与功率驱动。水底显示系统负责接收通信舱下行数据,实现高刷新率、分辨率的数据显示。此外还对整体系统进行了优化和创新,传感器通信层使用了I/O同步机制,并且根据项目实际需求加入了数学建模的思想,创新性的建立了吸力锚安装效率分类评价模型。根据该模型计算得到了各个传感器的卡方值,获得了前三个最能够影响吸力锚安装效率传感器变量,并依此设置了最优的系统调度策略。针对泵电机的自适应控制算法,使用阶跃响应拟合,经过MATLAB仿真后,优化了PID参数值,提高了泵电机驱动控制的精确度。经过多次长时间系统联调测试,结果表明:本系统具有较强的实时数据采集和驱动控制能力,成功完成所有测试,系统已经具备水下泵撬块远程监控系统所有功能。

关键词： 神经网络处理单元   形式验证   形式验证签核   数据路径验证   形式属性验证  

摘要： 随着人工智能和物联网技术的蓬勃发展,用于加速神经网络计算的神经网络处理单元(Neural network Processing Unit,NPU)逐渐成为系统级芯片研发热门领域。高性能NPU的设计复杂性也给验证工作带来巨大挑战,尤其是运算处理和内存访问这类复杂逻辑单元。传统模拟仿真验证方法耗时低效的同时也存在难以保证功能验证完备性的问题,进一步导致极端缺陷逃逸。所以应用高效的形式验证方法来对运算处理和内存访问核心单元进行更加完备的验证就显得非常有必要。本文针对某款高性能低功耗NPU内核的运算处理和内存访问单元验证工作,主要做了以下两方面的改进。1)提出了一种适用于复杂的数据路径模块的高效等价性验证方法。针对内核运算处理单元,首先,基于Python环境对其所支持的神经网络运算类型的C++参考模型,完成随机验证。其次,对卷积数据通路conv2d单元,针对其中4个纯组合逻辑子模块,编写TCL脚本实现对应功能逻辑。再次利用数据路径验证(DataPath Validation,DPV)方法来充分验证不同配置下conv2d单元设计的功能正确性。最后针对激活数据通路中32位Booth乘法逻辑存在证明无法收敛的问题,采用等效-级联证明方法得到解决。2)提出了一种利用分解-抽象模型来完成内存访问单元DMA模块的形式验证Signoff方法。针对内存访问单元,首先利用AXIIP搭建了 AXI2AXI bridges的形式验证环境,完成对应模块断言检查属性的设计实现,并利用形式属性验证(Formal Property Verification,FPV)方法验证所有的检查属性都达到了所需证明深度,完成了 AXI2AXI bridges三个模块的功能验证。其次通过分析DMA模块属性检查过程中遇到的不确定性证明结果,采用数据传输抽象和地址抽象的方法简化逻辑,使形式探索的深度达到了对应的有界性证明阈值。最后完成DMA的有界性形式属性验证Signoff,确保内存访问单元的功能实现得到了详尽验证。本文在进行形式验证的过程中,针对激活数据通路中复杂Booth乘法的等价性验证,传统形式验证方案运行长时间后无法证明该硬等价问题,而采用等效-级联证明方法后仅用3625秒就成功得到解决。其次针对DMA形式验证中不确定或有界性证明结果,未采用分解-抽象模型复杂化管理方法时,形式引擎探索内部状态机计数器更新2次需要遍历40～50个时钟周期,在采用分解-抽象模型方法后缩减到10～15个周期,并由此发现了在子系统验证中遗漏的3个极端角落Bug。这些方法可以给目前行业内面临的挑战性验证任务如何应用形式验证去解决提供一定参考。

关键词： 逐次逼近型模数转换器   高速   高精度   低功耗  

摘要： 模数转换器(Analog to Digital Converters,ADC)是通信系统、物联网系统以及无线通信系统等的重要组成部分。作为系统前端模数信号转换处理模块,其性能对后续数字信号处理至关重要。相比于其他类型ADC,逐次逼近型模数转换器(Successive Approximation Register,SAR ADC)具有功耗低、面积小、精度高的优势,适用于未来的工艺结构,所以研究一种高速高精度低功耗的SAR ADC具有重要的应用价值。本文围绕单通道SAR ADC建立时间长、功耗大的问题,基于SMIC 28 nm CMOS(Complementary Metal Oxide Semiconductor)工艺,设计了一款采用SAR辅助的两级12bit SAR ADC。该ADC由一个辅助SAR ADC、一个三态开关译码电路、一个主SAR ADC组成。两个ADC都为逐次逼近结构,具有相同的子模块:栅压自举开关电路、动态比较器、CDAC电容阵列以及逐次逼近逻辑。采用辅助SAR ADC转换前6位以获得更高的能效比,且缓解了主SAR ADC高位对建立时间的严苛要求。本文设计并改进了一种DAC三态开关译码电路,用于传输辅助ADC的量化结果给主ADC。该方法保留了共模电压作为中间态,有效降低了无效的反转能量消耗,使CDAC翻转更高效,降低了功耗,同时具备抑制微分非线性的特点;本文还改进了一种自触发异步逻辑替换简单的移位寄存器,降低SAR逻辑电路的无效时间开销,可以使CDAC建立更充分,提高ADC的转换速度。本文设计了一款12 bit采样频率为40.96MS/s的SAR ADC,芯片面积为0.0154mm。后仿真结果表明:当输入信号频率接近奈奎斯特频率时,信号噪声失真比为70.73dB,无杂散动态范围为78.7dB,总功耗为215.1μW。品质因子为1.84fJ/step。