关键词： Σ-Δ调制   二二级联   斩波调制   压摆率提升   模数转换器  

摘要： 模拟-数字转换器(Analog-to-Digital Converter,ADC)是移动智慧物联网的基础,连通现实世界与信息世界,在工业生产控制,生物智能医疗等领域得到广泛应用。随着智能物联的进一步发展,ADC需要更高的精度,也需要更低的功耗。Σ-ΔADC中过采样和噪声整形技术的应用使模拟器件失配的影响降低,提高精度,同时离散化的处理大幅降低模拟功耗,而Σ-ΔADC的关键在于调制器设计。针对上述,本文对高精度低功耗Σ-ΔADC中的调制器展开设计,论文主要工作及创新点包括:对不同架构的Σ-Δ调制器进行了系统地分析;使用新型的二二级联技术实现更高精度转换;采用斩波调制技术并调整斩波结点将结点寄生失配引入斩波路径,使调制器达到更高的精度;使用自适应偏置技术使积分器运放更稳定;使用适用于开关电容积分器的压摆率提升技术(Slew Rate Boost)加快调制器的响应速度并大幅降低系统功耗;分析了调制器的稳定性,考虑各种非理想因素并进行分析和建模仿真,根据系统仿真结果完成了调制器的电路设计、版图设计,进行后仿验证并优化版图。本论文采用TSMC 180nm CMOS工艺设计流片,采用3.3 V电压供电,芯片的核心尺寸为1.16×0.78 mm。带噪声前仿信噪比为111.78 d B,有效位数为18.275位,功耗为26.76 m W,带噪声后仿信噪比为108.76 d B,有效位数为17.77位,功耗为30.66 m W,Fo M为3.4 p J/step,FoM为169.91 dB,以上结果基本满足设计要求。

关键词： 实时时钟   数字设计   UVM   cocotb   功能验证  

摘要： 随着大规模集成电路产业的高速发展,芯片的设计复杂度以及集成度不断增加,集成电路的设计和验证工作的难度也逐渐提升。芯片验证的质量和效率决定了芯片能否成功流片,因此高效便捷的验证方法对于芯片验证工作至关重要。本文设计了一个用于MCU的低功耗高精度的实时时钟(Real Time Clock,RTC)子系统,并为RTC子系统搭建了基于UVM和基于Python两种验证平台,实现了完备的功能验证。文章主要进行的工作如下:(1)首先根据RTC子系统的功能需求进行电路设计规划,RTC子系统主要包含三大功能模块:1.计时器,用于时钟的计时;***控制器,从ADC获取温度值,用于温度补偿电路,提高计时精度;3.电源管理单元,对系统的电源进行划分,并独立出RTC子系统的电源域,用于控制系统的电源状态。(2)在完成RTC子系统的设计基础上,需要对其进行功能验证。本文不但使用成熟的UVM验证方法搭建验证平台,还实现了基于Python的cocotb验证框架验证RTC子系统,实现使用高级语言验证数字电路的可能性。针对各自验证平台的特点,编写验证环境所需的验证组件,完成验证平台的设计和搭建。(3)根据验证计划构建测试用例进行仿真,并分析验证结果。结果表明,在工业温度范围-40℃～85℃之间,实时时钟的校准误差在±1ppm以内。对验证环境进行回归测试得到最终的覆盖率报告,代码覆盖率达到99%以上,断言覆盖率和功能覆盖率都达到100%。最后分析并对比了两种验证框架的优缺点,UVM验证平台的复用性更高,更有层次化,基于Python的验证平台的验证文件编写更简洁,效率更高。(4)最后使用DC工具在TSMC 40nm工艺下对设计的RTC子系统进行综合并分析其时序报告和面积报告。使用PTPX工具对低功耗的设计结果进行分析,其功耗为1.27μW,符合市场需求。该芯片已送去流片。

关键词： 静态随机存储器   低压   低功耗   近似设计  

摘要： 随着便携式移动设备和高速网络的不断发展,对低功耗设计的需求越来越大。而作为片上系统（System on Chip,So C）的重要组成部分,静态随机存取存储器（Static Random Access Memory,SRAM）在计算机和可移动设备中被大量使用,所以对SRAM进行低功耗设计可以有效降低系统功耗。降低电压是一种有效的低功耗设计方法。但是随着电压的降低,SRAM的性能会受到影响,特别是在超低压下,传统的6管SRAM电路已经不能正常工作,所以需要设计专门应用于超低压的单元电路。除了降低电压,面向可容错系统,近似设计也是一种行之有效的低功耗设计方法。在设计的SRAM单元电路的基础上,结合提出的近似SRAM电路架构,可以更进一步地降低SRAM电路功耗。首先,本文对低压SRAM设计和近似SRAM设计进行了概述。然后在总结已有工作的基础上,本文提出了一个在低压下具有高性能的SRAM单元电路,并对该单元电路的工作方式进行了说明,然后对单元电路的参数进行了仿真。在0.5V电源电压、TT工艺角和25℃下,与传统6管单元相比,所提出的SRAM单元电路的读噪声容限和写裕度分别提升了21.6倍和5.82倍。最后提出了面向可容错系统的近似SRAM架构,并将设计的单元电路作为存储单元应用到了近似SRAM中。结合相应的外围电路和辅助技术,设计了一个16kb的SRAM电路。最后对整体电路进行了仿真和功能分析。仿真基于40nm标准CMOS工艺,在0.5V电源电压、TT工艺角和25℃下进行。仿真结果表明,提出的近似SRAM电路可以在高达267MHz频率下工作,一次读写的平均功耗为4.4μW。

关键词： 微型计算机  

ISBN: (纸本)9787121435409

摘要： 本书共11章，主要内容包括：微型计算机系统导论；数值的表示和运算；存储器的分类和原理；软件开发工具的下载、安装和应用；指令集架构；中央处理单元的架构；协处理器的架构；汇编语言的程序设计和实现；中断与异常的原理和实现；C语言的程序设计和分析；异步串口原理和通信的实现。

关键词： 软错误   电荷共享   单粒子翻转   三点翻转自恢复   锁存器  

摘要： 随着CMOS工艺的持续小型化,集成电路的性能得到了很大的改善,功耗和面积也大大减小。与此同时,受到软错误的影响,电路的可靠性问题也更加严重。随着工艺技术持续发展,多点翻转已经成为影响集成电路可靠性的重要因素。因此,针对电荷共享引起的单粒子多点翻转,本文深入研究翻转机理,提出了一种具有低开销特点的三点翻转自恢复锁存器加固设计,本文主要工作内容如下:本文首先从集成电路的发展现状入手,对本文课题的研究背景和意义进行了分析,指出了研究高可靠性抗辐射加固锁存器的必要性。接着详细讨论了单粒子效应相关内容。然后对抗辐射加固的电路级设计方法做了介绍,深刻分析现有结构的优势和不足,提出一种性能和可靠性都更优的设计方案。提出了一种具有低开销特点的容错锁存器NS-TSL,它能够实现内部任意三个节点翻转后快速恢复到正确状态。基于翻转物理机制,本文锁存器通过构建单向翻转节点,同时在电路内部引入多重反馈机制,进而实现三点翻转自恢复的效果。本文结构运用时钟控制技术,并且与其他加固结构相比使用了更少的晶体管,因此该结构具有低功耗的特点。最后通过大量的详细仿真实验,对本文锁存器与其他锁存器的性能和稳定性进行了对比验证。在20nm Fin FET工艺下对本文结构和其他12个加固结构进行了仿真,结果表明相比于其他加固结构,本文结构具有更高的可靠性,而且延迟平均降低了65.33%,功耗平均降低了60.70%,功耗延迟积平均降低了84.79%,面积平均降低了24.76%。另外,在20nm Fin FET工艺下对本文结构和其他8种三点加固结构进行了电压、温度和工艺的波动分析以及大量的蒙特卡洛仿真,结果表明提出的加固结构具有更优的稳定性,延迟和功耗性能对工艺波动相对不敏感。

关键词： 唤醒接收机   低功耗   高灵敏度   物联网标签   射频前端  

摘要： 物联网标签作为物联网的终端节点,在与超低功耗传感集成融合下,逐步发展成为新一代通信技术、大数据技术和智能化技术的重要组成部分。满足超低功耗下的远距离通信是物联网标签实现应用广度拓展所面临的重要难题,针对此问题,本文探索研究一种工作寿命在5年以上、实现百米通信距离的半有源唤醒接收机集成标签电路,针对传统的唤醒接收电路架构的不足进行改进优化,设计完成了一种灵敏度能够达到-52d Bm,理论通信距离能够达到600m,在0.5V电源电压下正常工作功耗仅为227n W的唤醒接收机电路。根据高灵敏度下射频前端能够检测出微弱射频信号的原理,本文采用了天线-整流器协同设计的方案,通过天线阻抗与多级级联的高Q值整流器阻抗达到共轭匹配,来获得更高的无源增益。最终,结合本文给出的高Q值天线设计方案,本文设计的射频前端能够检测出功率为-52d Bm,频率为922.5MHz的射频信号,并获得最高幅度为25m V的整流输出。本论文通过采用均值检测的技术方案,解决了输入信号在标签近场区发生的调制深度变浅的问题,设计了一种能够解调多种调制深度信号的解调电路。经仿真验证,本文设计的高灵敏度解调电路能够正确检测幅度为25m V的输入信号,整体功耗仅为170.6n W。针对接收机中如何对判决器输出的基带信号编码进行高可靠、低功耗检验的问题,本文采用了判断阈值可调的相关器逻辑作为基带逻辑,通过连续计算输入编码与内部编码之间的汉明距离来判断是否触发唤醒命令,并根据分析得到的编码长度、误唤醒率和灵敏度之间的关系选择了7位巴克码作为唤醒码编码,根据电源电压为0.5V的要求,通过反向提图的方式验证了低压数字基带的可行性。针对内部时钟和输入数据之间可能存在的相位误差,本文设计实现了一种时钟同步逻辑,该电路能够同步时钟上升沿和数据边沿,并能够提高采样系统对时钟频率误差的容忍度。本文所设计的基带逻辑和时钟同步逻辑在正常工作时功耗仅为13n W,从接收到唤醒信号到触发唤醒命令的唤醒延迟约为8ms。最后,本文针对唤醒接收系统在Cadence平台进行了整体仿真,通过观察关键节点信号波形,验证了系统功能的正确性,最终在TSMC 0.18μm CMOS工艺下进行了流片,集成天线后芯片面积约为1800mm。经过实际测试,唤醒接收电路实测灵敏度能够达到-47d Bm,平均功耗为305n W,与设计仿真结果基本保持一致。

关键词： 漏洞挖掘   并发漏洞   模糊测试   线程交错  

摘要： 随着计算机科学技术的发展,为了充分利用多核计算机的性能,多线程并发程序的应用越来越广泛。多线程并发漏洞也难以避免地越来越多出现在并发程序中,成为网络空间安全威胁之一。不同于单线程顺序执行便可触发的常规单线程漏洞,并发漏洞需要两个或两个以上线程交错执行才能触发,隐蔽性很高。模糊测试技术在漏洞挖掘领域表现突出,发现了很多漏洞,但是却很少关注线程的交错执行,难以用来挖掘并发漏洞。本文针对并发漏洞的挖掘技术、定向模糊测试技术进行研究,提出了针对并发漏洞的定向模糊测试技术。具体来说,本文的主要研究工作与贡献如下:（1）线程优先级插桩。本文使用静态分析的方法标记多线程共享内存以及对多线程对共享内存有敏感操作的位置,并在这些位置进行覆盖率插桩和线程优先级调度插桩,用以在模糊测试阶段调整线程执行优先级。（2）基于模拟退火的种子变异能量调度。本文采用基于模拟退火的种子变异能量调度,在某个局部最优的位置有一定的概率接受比当前更差的解,从而跳出局部最优,最终使得模糊测试能够快速定向执行到到包含线程对共享内存敏感操作的位置,更高效挖掘多线程并发漏洞。（3）线程优先级调度。当定向模糊测试执行到含有对共享内存敏感操作的目标位置后,通过调整线程执行优先级的方法使得模糊测试能够更加充分探索不同的线程执行顺序,提高发现并发漏洞的能力。最终,结合静态分析与定向模糊测试实现了一个面向多线程并发漏洞的模糊测试原型系统Threaded AFL。静态分析主要负责标记多线程共享内存以及对共享内存的敏感操作;定向模糊测试则以静态分析标记位置作为目标位置,达到目标位置后采用线程优先级调度的方法充分探索多线程的交错执行。经过测试和评估,该原型系统能够有效挖掘多线程并发漏洞。

摘要： Nordic Semiconductor宣布,总部位于深圳的智能可穿戴设备企业爱都科技有限公司选用Nordic nRF52840蓝牙5.2/低功耗蓝牙(Bluetooth Low Energy,Bluetooth LE)先进多协议系统级芯片(SoC)为其带有亚马逊Alexa功能的"ID206"智能手表提供核心处理能力和无线连接功能。ID206智能手表配置43mm (1.69")LCD-HD彩色显示屏,

关键词： 物联网   蜂窝网   随机接入   非授权频段   上行多用户接入   非连续接收  

摘要： 作为信息产业的第三次浪潮，物联网深刻影响着社会。物联网具有以下显著特点:设备能量受限和设备海量部署。通信网络联结物联网设备，是物联网系统的关键组成模块。蜂窝网是承载物联网应用的重要技术。通信技术层面的低功耗设计是保障物联网设备工作寿命的基础。有限的频谱资源，成本和能量有限的设备，设备的大规模部署，给蜂窝网系统的低功耗通信机制设计带来巨大挑战。本文基于物联网应用需求和蜂窝网移动通信技术演进路线，研究面向物联网应用的蜂窝网低功耗通信机制。具体包括，大规模物联网应用场景中的随机接入机制、非授权频段独立部署时的上行多用户接入机制和非连续接收(DiscontinuousReception，DRX)机制。针对现有技术，本文分别提出了改进方案，使蜂窝网有效支持低功耗物联网应用。本文的主要研究内容和创新点如下。　　(1)物联网设备定期唤醒，执行随机接入，与基站建立连接。随机接入框架主要服务于人与人通信场景，现有方案通过简单增加时频资源来提升接入成功率，不能满足物联网场景需求。本文提出一种利用空间自由度的随机接入增强方案。通过方向性波束将小区划分为若干个波束区，随机接入信道资源被划分为若干块。用户设备根据所处的波束区，以不等的概率选择不同的资源块。基站检测到前导码冲突后，通过方向性波束向冲突概率最小的波束区发送随机接入响应。改进方案可以显著提升随机接入成功率，且不需要改动系统框架，低成本用户设备只需要具有全向波束收发能力。　　(2)在非授权频段中，先听后说(ListenBeforeTalk，LBT)机制使物联网设备的上行传输只能以时分方式进行，导致时延和功耗上升。现有方案对并行的上行多用户接入支持有限，不能满足物联网场景需求。本文分析了占用信号(ReservationSignal，RS)对上行多用户接入的影响，提出了一种LBT增强方案，即使用增强型占用信号(EnhancedReservationSignal，ERS)代替RS。通过能量检测获得LBT成功的设备在上行时隙开始前发送ERS，检测到ERS的设备保持静默直到时隙边界。本文方案可以显著减轻LBT对上行多用户接入的损害，实现用户设备的时域并行上行传输，降低传输时延和功耗。　　(3)在非授权频段中，LBT影响了DRX机制的性能，导致传输时延增加。现有方案通过简单延长唤醒时间来保证传输时延要求，由于不能应对信道繁忙程度的变化，传输时延不稳定，导致了不必要的能量消耗。本文提出一种DRX增强方案，跟据信道忙闲情况动态调整唤醒时间，减轻信道忙闲波动的负面影响，使传输时延维持在阈值附近，避免能量浪费。在不改变现有框架，只利用LBT中的能量检测功能前提下，本文方案可以在保证传输时延的同时显著节约能耗。

关键词： 锁相环   电荷泵   相位噪声   环形振荡器  

摘要： 随着无线通信设备的广泛应用,人们对无线通信设备提出了更高的要求。新兴设备推动着无线通讯集成电路向着高性能、小型化、低功耗等方面发展。锁相环(Phase locked loop,PLL)作为无线通信系统的重要模块,实现其在高频率下低功耗、宽频率范围输出成为锁相环研究的热点之一。为了满足应用于片上系统(System-on-a-chip,SoC)的锁相环对高频率下多输出频率与低功耗的需求,设计了一款频率可调的低功耗电荷泵锁相环电路。首先,在整体结构设计上,鉴频鉴相器采用预充电型鉴频鉴相器,压控振荡器采用二级伪差分环形振荡器,分频器模块采用无静态功耗的真单一时钟结构(True Single Phase Clock,TSPC)触发器来满足低功耗的设计要求。其次,压控振荡器采用压控电容来调节频率,在电路动态锁定过程中进一步降低功耗,并通过数控尾电流源的方式实现调谐曲线的扩展,以保证较宽的输出频率范围。然后,在电荷泵设计中采用共模检测电路抑制静态电流失配,采用差分互补开关抑制电荷泵动态工作时的非理想效应进而减小输出频率的小参考杂散。最后,采用可编程的多模预分频器结构以实现较宽频的输出频率范围,通过传递函数推导和仿真验证了整体环路的稳定性。基于TSMC 40nm工艺完成了整体电路及版图的设计与验证。后仿结果表明,在参考输入频率为40MHz时,压控振荡器的输出频率范围为2.45GHz-5.2GHz,整体电路输出频率范围为2.56GHz-4.96GHz,电路稳定时间小于2.2μs。在4GHz处,相位噪声为-89.1 dBc/Hz@1MHz,积分抖动为2.42ps,参考杂散在为-66.5dB,电路最优FoM为232.1 dB,最大功耗为1.44mW,整体版图面积为115μm×61μm。