关键词： 亚阈值CMOS电压基准源   低功耗   线性敏感度   DIBL效应补偿   能量采集  

摘要： 物联网的发展催生多种新型应用,其中无线微型传感器是应用最为广泛的物联网核心器件,而能量采集供电是此类器件增长续航能力的可行解决方案之一。电压基准源作为模拟电路的关键模块,能量采集供电对其提出了纳瓦级功耗的性能要求。本课题聚焦研究面向能量采集传感器的纳瓦级低电压基准源设计。本文对纳瓦级低电压基准源文献进行调研,发现现有亚阈值CMOS电压基准源因受到漏端引入势垒降低效应(Drain Induced Barrier Lowering,DIBL)影响,线性敏感度(Line Sensitivity,LS)性能明显降低。因此,本文先后从理论和仿真分析亚阈值MOS管的基本电学特性以及其受DIBL效应的影响。本文基于self-biased self-cascode结构电压基准源提出了一种全新的基于电流相减的DIBL效应补偿电路,利用受DIBL效应影响的2-T基准电压控制亚阈值MOS管栅极来产生具有可调电源电压系数的补偿电流,以抵消原基准源电路偏置电流所受DIBL效应的影响,获得稳定的偏置电流,从而降低基准输出的线性敏感度,有效提高稳定性。该电压基准源中的基准放大模块对基准电压放大,并获得多个可调基准输出,所采取的抗工艺角设计也使得基准输出电压具有更好的工艺鲁棒性。运用于能量采集系统的电压检测模块用于检测输入电源电压是否达到传感器开启阈值,输出使能信号。本文采用HHGrace 110 nm工艺对所提电路进行实现与仿真,版图后仿结果表明:所设计电压基准源可在0.5～1.5 V范围内工作,输出电压180.2 m V,消耗147.8 p W@0.5V,线性敏感度LS为0.0195%/V,明显优于经典self-biased self-cascode结构基准电路的0.625%/V。温度系数为29.72 ppm/℃(0～125℃),低频PSRR为-50.0 d B。因此,本文所设计电路达到能量采集系统对基准源的要求,且DIBL效应补偿具有创新性。

关键词： 振动能量收集   射频能量收集   物联网技术   低功耗  

摘要： 随着物联网节点和无线传感器网络的普及,许多研究者将其应用于对森林的生态环境监测。由于物联网节点都是通过电池供电,需要定期更换电池,提高了人工成本,且污染环境。基于以上现状,能量收集技术开始受到研究者的关注。然而,森林中单一的能量采集效率有限,无法为节点提供足够的能量。本文通过收集森林环境中的风能和射频能为节点供电,延长节点的工作时间。本文主要研究内容为:首先,提出了惯性冲击式、摆杆振动式两种风能收集装置的结构。基于正压电效应和振动理论,建立了冲击式能量收集装置的理论模型,采用傅里叶变换方法对模型求解,进一步开展了结构的仿真和设计,并加工了两种风能收集装置样机。搭建了实验测试平台,开展了振动冲击和风吹实验,结果表明:冲击式风能收集装置在6m/s的风速下最大功率22μW;摆杆式风能收集装置在4m/s的风速下最大功率263μW,远大于前者。其次,设计了射频能量收集设计了一个中心馈电的圆形贴片天线。通过HFSS仿真对天线尺寸进行优化,并制作实物。天线实测带宽为4.8GHz-6GHz,最高增益为5.69d Bi。另外,通过ADS仿真设计了单倍压整流电路,其最大整流效率可达到50%。最后,为解决能量收集系统采集密度低以及芯片的阈值问题,设计了迟滞触发电路,可以实现电池的间歇充电。此外,为缓解了能量收集装置的工作压力,设计了基于μ/COS-Ⅲ操作系统的低功耗物联网森林监测节点。通过能量收集装置的充电测试和节点功耗测试。实现了多个能量收集系统在200分钟内能为节点提供数十次信号发射所需的能量,可以有效延长节点工作时间。

关键词： 频率综合器   LC振荡器   自动摆幅控制   低抖动  

摘要： 锁相环频率综合器是无线通信系统的关键模块,具有输出信号频谱纯净、功耗低和成本低等特点,广泛应用于无线收发系统中提供本振信号。随着全球定位系统的快速发展和智能便携终端的广泛普及,采用先进CMOS工艺制造的全集成收发机So C已经成为主流选择,并且正在向多模、低功耗、低抖动、低电压方向快速发展。本文基于22nm CMOS工艺,研究设计了一款在低电压工作下具有低功耗、低抖动特性的频率综合器。在系统设计方面,建立锁相环的S域线性时不变模型分析环路特性,根据锁相环频率综合器的主要性能指标要求,从二阶环路滤波器出发,分析了电荷泵锁相环环路,通过数学模型研究了环路稳定性,讨论了各模块的噪声传递特性以及整体相位噪声性能,并基于Matlab验证系统功能、优化环路参数和进行相位噪声拟合。在电路设计方面,为实现低功耗压控振荡器,提出一种具有直流偏移消除的摆幅检测电路,设计一个具有自动摆幅控制(Automatic Level Control,ALC)的LC振荡器,实现低功耗下的稳定起振和数字方式控制摆幅,有效避免模拟控制环路的稳定性问题。为了降低频率切换过程中锁相环环路性能的变化,设计一种应用于不同场景的可编程高性能电荷泵,实现多档位电流可调,包含电流失配运放和电荷共享运放,降低电荷泵的失配。针对低功耗低抖动的设计需求,完成鉴频鉴相器、分频器以及环路滤波器的设计。芯片测试结果表明:输入参考频率26MHz下,频率综合器的频率谐调范围为1.95-3.72GHz,在0.95V电源电压下功耗为2.6m W,参考杂散为-75.4d Bc。当输出频率为3.1GHz时,[100Hz 100MHz]积分区域内抖动均方值为1.13ps,对应的FOM值为-235d B,达到了电路设计目标。

关键词： DMB   ASIC   可测试性设计   后端设计   低功耗   电压降  

摘要： 数字多媒体广播(Digital Multimedia Broadcasting,DMB)作为一种无线广播通信技术,广泛应用于车载广播系统和预警信息发布。随着DMB技术的发展和应急通信的需要,低成本和便携性变得尤为重要,DMB发射机的集成度和性能有待进一步改进。片上系统(System on Chip,SoC)的出现和发展,给DMB发射机的设计改进提供了一种方案。本文主要研究DMB发射机基带SoC芯片的后端设计,利用ASIC设计的方式,优化DMB发射机的体积和功耗。本文的后端设计包括物理综合、可测试性设计、物理设计和验证等过程。首先,根据前端提供的RTL代码和系统架构对该设计制定了合理的设计约束,采用了物理综合替代了传统的逻辑综合,反标布局阶段的物理约束信息给综合工具,更快地得到了时序收敛的网表。其次,研究了芯片中功耗的来源和产生机理,于综合阶段使用门控时钟技术和多阈值器件技术等低功耗优化策略来改善基带SoC芯片的功耗,功耗降低约20%。然后,对基带SoC芯片加入了可测试性设计。分析讨论了设计中的故障模型和不可控因素,使用旁路处理和Autofix修正提高了扫描测试覆盖率,完成了基带SoC芯片的可测试性设计。共使用12条扫描链,每条扫描链包含约692个寄存器单元,扫描端口直接与芯片I/O复用,最终测试覆盖率为98.20%。最后,使用SMIC 0.11um工艺完成了DMB发射机基带SoC芯片后端物理设计。布局规划阶段提出了一种阶梯型电源条带优化方法改善电源网络压降,电源压降由最初的23.53m V降低到17.42m V,降低了25.97%,地弹压降由最初的26.16m V降低到22.11m V,降低了15.48%,满足电压降低于供电电压5%的供电要求;时钟树综合阶段分析对比了不同类型缓冲单元对构建的时钟树性能和功耗的影响,提出反相器和缓冲器混合使用的时钟树综合方案。芯片版图通过了各项验证,面积为2572um×2572um,功耗为11.14mW,工作频率为24.576MHz。

关键词： 忆阻器   电导调控   神经突触仿生   低功耗  

摘要： 由于传统的冯·诺依曼计算机中的计算和存储是分离的,因此数据的访问和处理需要更多的能量和时间。忆阻器(Memristor)作为一种新型的存储器件,能够解决上述冯·诺依曼的瓶颈问题,它能够模拟人脑兼具存储和计算的功能,其应用前景不可估量。然而,传统的忆阻器存在着开关电压分布离散,不稳定和与CMOS不兼容等问题。经研究发现铁电忆阻器和基于量子点材料的忆阻器可有效改善上述问题。一方面,在外加电场的调控下,铁电忆阻器的铁电材料发生铁电极化,导致器件的电阻值实现连续变化,它具有性能稳定和可塑性灵活等优点;另一方面,量子限制和边缘效应导致的独特的电学特性使量子点(Quantum Dots,QDs)被广泛应用于电子器件等领域,并显示出很好的阻变开关特性。本文中,以BiLaFe O和Y:Hf O两种氧化物铁电材料和WSe量子点材料为例,制备了基于三种薄膜的忆阻器,主要内容如下:1、制备了基于Pd/BiLaFe O(BLFO)/LaSrMn O/Sr Ti O/Si结构的铁电薄膜忆阻器,该器件能与CMOS相兼容。使用微观表征方法对BLFO薄膜结晶状况和铁电性能进行表征,结果显示器件具有良好的微观结构和铁电极化特性。给器件施加一定的扫描电压,该器件表现出正向关闭负向打开的特性。此外,器件的电流还受到不同脉冲刺激模式的影响。器件还成功地模拟了兴奋性突触后电流(Excitatory Postsynaptic Current,EPSC)、尖峰时间依赖可塑性(Spike-Timing Dependent Plasticity,STDP)和双脉冲易化(Paired-Pulse Facilitation,PPF)等生物突触功能。以上结果证明了基于BLFO薄膜的器件具有应用于非易失性存储器的潜力。2、制备了基于Pd/Y:Hf O(HYO)/LaSrMn O/Sr Ti O/Si结构的铁电忆阻器。经过测试发现该器件具有良好的铁电极化特性和明显的电阻状态切换行为,器件的Set电压和Reset电压分布集中,器件的低阻和高阻分别分布在10和10左右,存储数据能力可达3×10s,器件具有稳定的保持特性。基于HYO薄膜的忆阻器能够在不同参数(幅值、脉宽和间隔)的脉冲下实现连续调控,最后模拟了EPSC、STDP和PPF等突触行为。以上结果为铪基铁电材料在忆阻器中的应用提供了新的发展方向。3、采用WSe QDs溶液制备了基于WSe QDs薄膜的忆阻器,并对该器件的I-V特性、保持特性和开关电压进行测试。测试结果表明,器件具有良好的稳定性和非易失性。该器件的高低电阻比R/R为3×10,存储数据能力可达10s。最关键的是,器件的Set功率和Reset功率分别低至0.16 n W和6 n W,远低于其它类型的忆阻器,证明了器件的低功耗特性。此外,还研究了器件的EPSC、STDP和PPF等突触行为。与此同时,密度泛函理论计算表明,Se空位和W空位形成的缺陷态处于深能级,可以防止电荷泄漏,进一步解释了器件的低功耗特性。本研究为忆阻器的发展开辟了一条新的途径,对未来低功耗的神经形态计算具有重要意义。

关键词： 射频   宽频带   混频器   压控振荡器   线性度   变频损耗   相位噪声  

摘要： 近年来,随着无线通信技术的飞速发展,射频收发机的应用场景越来越多。射频前端芯片是无线通信的基础,射频收发机的性能直接影响终端的通信质量。由于工艺和应用场景的不断变换,以及高频处严重的趋肤效应和寄生效应,设计高性能的射频收发机越来越困难,作为射频收发机的关键组成部分,高性能的混频器和压控振荡器具有十分重要的研究价值。论文首先介绍了国内外混频器和压控振荡器的研究现状并总结出论文的研究意义,然后是混频器和压控振荡器的理论、常见的拓扑结构和分析方法,通过分析各种电路结构的优缺点,指导和优化后续L波段低功耗高线性度无源混频器和宽带压控振荡器的设计。基于0.25mm GaAs pHEMT工艺设计了一款L波段低功耗、高线性度无源混频器,完成了原理图/版图设计、仿真、流片以及芯片测试。该混频器由片上无源巴伦,本振驱动放大器以及无源双平衡混频器核心组成,本振输入频率为800MHz～1000MHz、射频输入频率为960MHz～1080MHz时,相应的中频输出频带为0.1MHz～250MHz,芯片尺寸为3.1mm×2.1mm×0.1mm。测试得到的变频损耗为9.5d B,输入1d B压缩点为19d Bm,功耗为0.24W,单边带噪声系数小于11d B,三个端口之间的隔离度都在27d Bc以上。这款混频器芯片主要通过无源混频核心外围本振驱动放大器优化设计,提高混频器的线性度,通过优化片上无源巴伦的方式降低混频器的变频损耗,以及采用双平衡的结构提高端口间的隔离度。基于GF 45nm SOI工艺,采用交叉耦合结构设计了一款宽频带的压控振荡器,这款压控振荡采用增加源极负反馈电阻提高晶体管跨导的线性度,从而降低管子噪声对VCO相位噪声的影响。优化了片上无源电感的Q值,相位噪声性能进一步提升。完成了VCO原理图/版图设计,前仿/后仿,版图面积为0.4mm×0.5mm。后仿结果表明,在1V的供电电压下,压控振荡器的输出频带为5.64～6.75GHz,相位噪声为-120.7～-113.62d Bc/Hz@1MHz,电路总功耗为3mW。

关键词： 认知物联网   资源分配   低功耗   频谱效率  

摘要： 随着“万物智联”时代的到来,物联网（Internet of Things,Io T）需要实现可靠的数据通信、实时的数据采集和智能的数据处理。然而,随着接入设备数量的指数级增长,巨大的能量消耗和有限的频谱资源已成为制约Io T发展的关键因素。认知物联网（Cognitive Internet of Things,CIo T）可以动态感知频谱从而具有认知能力,其在降低系统能耗和提高频谱效率等方面展现出了巨大的潜力。针对认知物联网,如何设计高效的资源分配算法以进一步降低能量消耗和提高频谱效率,已成为亟待解决的关键问题。为此,本文深入研究了资源分配策略对CIo T设备能耗和频谱效率的影响。首先分析了基于认知无线电（Cognitive Radio,CR）技术的CIo T系统模型,以最小化CIo T设备能耗为优化目标,建立了基于深度神经网络（Deep Neural Network,DNN）的压缩网络和功率分配网络模型,实现了CIo T设备总通信功率的最小化。然后在确保通信低功耗的基础上,研究了以最大化CIo T次级用户设备（Secondary User Device,SUD）的频谱效率为优化目标的资源分配问题,进一步提升了SUD的频谱效率性能。本文的主要工作和贡献如下:（1）为了解决资源受限的CIo T设备高能耗问题,针对基于认知无线电的CIo T场景,提出了基于DNN的低功耗智能资源分配算法,通过考虑发射功率、干扰和服务质量约束来满足最小化系统功耗的约束条件。然后分别设计了基于DNN的压缩网络和功率分配网络,来实现输入数据的压缩和发射功率的分配。在完成网络架构的设计后,根据约束条件和优化目标构造了损失函数,在此基础上不断联合训练网络并调整参数,使其性能不断得到优化并最终得到功率分配策略。仿真结果表明,在满足各约束条件的基础上,所提出的基于DNN的低功耗资源分配算法实现了CIo T设备总通信功率的最小化,并降低了计算时间。（2）为了最大化SUD的频谱效率,考虑了发射功率、干扰、频谱效率等约束条件,构造了SUD频谱效率的最优化问题。首先,基于DNN设计了基站的压缩网络来压缩全局CSI,并将压缩后的CSI发送至每个SUD。然后,在SUD端设计了基于DNN的功率分配网络,通过输入SUD的本地CSI和接收到的压缩CSI确定最优的功率分配。最后,根据约束条件建立了以最大化频谱效率为优化目标的损失函数,进而对网络进行联合训练和参数调整。仿真结果表明,所提出的基于DNN的功率分配算法可以在保障SUD低功耗的基础上,进一步提高SUD的频谱效率性能,并降低计算时间。本文包含图27幅,表5张,参考文献94篇。

关键词： 基因表达式编程   局部复合特征   神经网络   多线程   基因重用  

摘要： 在医疗领域中,在线问诊平台和互联网医院已经成为患者和医生沟通的重要媒介。但是,由于大多数患者对自身病情缺乏全面了解,且医学专业知识存在严重不足,导致在咨询平台找错医生、在在线挂号系统上挂错号,找错科室等情况屡见不鲜。因此,智能医疗预诊断系统应运而生。智能医疗预诊断系统是一种人机对话系统,只要患者提供主诉以及他们现有的症状,系统就能够很方便地将患者分流至正确的科室、医生,从而进行后续的流程。因此,智能医疗预诊断系统本质上是一种文本分类器,即根据病人主诉和症状,判断病人应该被分类到去哪个科室。文本分类任务通常使用机器学习方法进行解决,其中,神经网络因为优秀的编码能力以及特征提取能力,在各类型文本分类任务中都有突出的性能表现。常见的神经网络模型有卷积神经网络和递归神经网络,两种网络在处理文本分类任务时,都有一定的局限性。卷积神经网络通过卷积与池化这两种运算来提取句子中局部特征,从而能够很好地提取句子中的关键词的特征。但是由于卷积核的尺寸限制,局部特征是互相孤立的,导致卷积神经网络无法提取局部特征的上下文关系。而递归神经网络则是通过使用每个状态之间的反馈连接的特殊结构来记忆序列中的上下文信息和依赖关系,从而提取序列的全局特征。但也因为这独特的网络结构,导致递归神经网络无法很好提取句子中的局部信息。针对以上问题,本文对卷积神经网络结构进行了优化,并且将优化后的网络和双向长短期记忆网络进行结合,提出了结合局部复合特征和全局特征的复合网络模型,取得更好的文本分类性能。后续的实验也证明了,本文提出的混合模型能够提高整个预诊断系统的准确率。另一方面,为了更准确进行分诊,预诊断系统还需要根据患者现存症状来进行综合判断。现有的一些预诊断系统,有的采用一步到位的方法,直接从患者主诉来将患者分流到相应科室;有的则是根据经验建立患者所选症状和对应疾病的函数模型,根据该函数模型来判断患者患上了哪种疾病。无疑这两种做法都是不可靠的,会对整个系统的准确率带来很大的影响。本质上,根据患者症状确定对应疾病是一种最优化问题,基因表达式编程作为全局最优的搜索算法,通过种群不断迭代寻找最优个体来解决最优化问题。因此,本文使用基因表达式编程对这一问题进行搜索,从而提升系统的整体正确率。另一方面,医疗领域的复杂性使得函数模型需要经常更新,现有标准GEP算法是单线程的,无法满足这一需求。本文在使用标准GEP算法基础上,提出了多线程评估和基因重用策略来提高GEP算法的运行性能,从而适配到本应用中。最后,本文提出一种新的智能医疗预诊断系统的结构,将结合局部复合特征和提取全局特征的混合网络模型作为“上半部”,结合了多线程技术和基因重用策略的基因表达式编程”作为“下半部”。实验证明,这种结构的智能医疗预诊断系统相较于普通的预诊断系统在整体的分类准确率取得了一定提升。

关键词： 低功耗   SAR ADC   SS ADC   模拟后台校准方法   混合结构   高精度  

摘要： 随着生物医疗芯片和通信应用需求增加,模数转换器(Analog-to-Digital Converter,ADC)作为传感器电路中模拟信号和数字系统沟通桥梁的关键枢纽,正逐步朝着高性能低功耗的趋势发展。逐次逼近寄存器(Successive Approximation Register,SAR)ADC是高分辨率和高能源效率模数转换器中候选之一。SAR ADC由于其不具有高带宽放大器且能在速度、功耗、动态范围和芯片占用面积等方面得到优良的折中。此外,单斜(Single-Slope,SS)ADC因其高精度特性而备受设计者青睐。本文基于SAR ADC架构设计一款低功耗高精度SAR-SS混合型ADC,首先阐明了低功耗SAR ADC的关键技术难点,其次提出了用于克服低电源电压下限制ADC高精度的解决方案。本文的创新点如下:一、本文设计了一种高精度采样电路,基于传统栅压自举开关电路原理,同时结合差分结构下极板采样技术和虚拟器件结构,极大程度上抑制电荷注入和时钟馈通造成的效应。所设计的线性开关运用衬底偏置技术使得采样开关在1V电源电压100k S/s采样速率下达到了98.39d B的信噪失真比(Signal to Noise and Distortion Ratio,SNDR),这使得在低压下实现高线性度采样成为可能。二、本文结合V-based开关时序的特点提出了用于克服DAC失配和比较器失调误差的模拟后台校准技术,可在较小的采样电容值下实现较高精度。相比于传统通过扩大单位电容以减小电容失配的方式,该校准技术的单位电容为1.6f F,电容DAC总功耗降低了约97%,比较器失调达到0.5LSB以内。本文采用SMIC 40nm CMOS工艺设计了SAR-SS混合架构ADC,粗量化和细量化相结合更高效地利用能耗,异步动态控制逻辑相较于同步控制逻辑,避免了额外高速时钟模块且更合理分配量化时长,有利于低功耗设计。仿真结果表明:提出的ADC在1V电源电压和100k S/s采样速率下对奈奎斯特频率输入的整体功耗为5.1μW,并获得70.71d B的SNDR,其优值(Figure of Merit,Fo M)可达18.2f J/conversion-step。

关键词： 新型存储器   非易失性触发器   非易失性SRAM   断电保存   RISC-V处理器  

摘要： 随着物联网和人工智能的不断发展,物联网终端设备对处理器功耗的要求越来越高。随着特征尺寸的减少和电路规模的增加,待机功耗成为影响总功耗的重要因素,传统的处理器架构难以满足需求。尤其是对于电源不稳定、频繁掉电重启的终端设备,迫切需求开展新型架构的处理器。非易失性处理器作为一种新兴处理器架构,它将系统数据快速备份到非易失性存储器中,并在电源恢复时恢复数据,使系统可以从断点继续执行。通过这种方式,非易失性处理器不仅可以应对频繁掉电重启的设备,保护数据安全,而且极大地降低与断电操作相关的功耗和等待时间,引起了工业界和学术界的广泛关注。随着存储器的发展,出现了一类新兴的非易失性存储器,主要包括阻变存储器、磁性存储器、铁电存储器和相变存储器。其中,铁电存储器能够与CMOS工艺兼容,具有非易失特性、读写速度快、功耗低、集成度高以及工艺简单等优点,极大促进非易失性逻辑的发展。论文将铪基铁电存储器与非易失性处理器结合的方式开展研究,主要创新点如下:从新型存储器的角度出发,结合铪基铁电存储器的特性,设计与实现基于新型存储的超低功耗非易失性处理器,具有断电存储、低功耗、数据恢复速度快的优势,有助于推动处理器芯片的高性能、超低功耗的发展应用,提高RISC-V处理器架构,为未来新型器件和结构的处理器设计提供基础。论文研究内容包含以下几个部分:1.新型铪基铁电电容建模及工艺:首先,采用金属-铁电-金属三明治结构铁电电容器件,包括30nm TiN作为铪基铁电的顶电极和底电极、10nm HfZrO作为铁电层;然后,基于电滞回曲线对铁电电容进行数学级建模;最后,结合测得的新型铪基铁电电容的实验数据,建立新型铪基铁电电容的SPICE模型,并验证模型的有效性。2.基于新型存储的非易失性SRAM设计:非易失性SRAM具有三种典型工作模式在正常SRAM模式下,完成数据的读写和保持功能;在存储模式下,系统断电时将SRAM数据存储到非易失性器件,断电后数据不会丢失;在恢复模式下,系统上电将非易失性器件的数据恢复到SRAM,完成断电恢复功能。论文研究基于铪基铁电的10T2C非易失性SRAM单元、基于忆阻器的10T2R非易失性SRAM单元两种结构,并在28nm工艺下完成非易失性SRAM阵列设计。与相关非易失性SRAM文献对比,所提的10T2C单元具有高恢复率、可靠性等优点,所提的10T2R单元具有高恢复率、稳定性等优点。3.基于新型存储的非易失性触发器设计:非易失性触发器具有三种典型工作模式在触发器模式下,时钟上升沿将输入D的数据传输到输出Q。在存储模式下,系统断电时将输出数据Q、QB存储到非易失性器件,断电后数据不会丢失;在恢复模式下,系统上电将非易失性器件的数据恢复到触发器,完成断电恢复功能。论文研究基于2T1C增益单元的非易失性触发器电路结构,并在28nm工艺下完成非易失性触发器仿真及版图设计,具有高恢复率等优点。4.基于非易失性电路的低功耗RISC-V处理器设计:近年来处理器技术迅速发展,但基于传统CMOS电路在运行过程中遭遇突然断电,会导致数据丢失。鉴此,本文以新型存储的非易失性SRAM和非易失性触发器为基础,在RISC-V处理器结构的基础上进行后端设计,结合DC和ICC工具软件,完成非易失性RISC-V处理器的后端设计,实现断电存储和恢复功能。基于非易失性逻辑电路的处理器芯片将具有断电恢复、读写速度快以及超低功耗等特性。