关键词： 低功耗   UPF   PTPX   形式验证   心率血氧检测  

摘要： 过去几十年里,半导体行业始终在按照摩尔定律的轨迹不断地发展、创新,器件的尺寸和金属连线的最小宽度都在迅速减小。随着半导体技术的进步以及物联网的火热,芯片的设计复杂度和工作频率也在迅速增加,随之增加的就是系统的功耗。心率血氧检测芯片能够放置于手表、手环等产品中,由内部的电池统一供电,因而这类产品对于功耗的要求是十分高的。在这种背景下,本文对心率血氧检测芯片的系统进行了低功耗设计和验证的研究。首先,本文就集成电路中功耗的来源制定了针对心率血氧检测芯片的低功耗设计方案。智能PMU功耗管理单元的设计,能够及时控制系统与主控制器进行交互,解析主控制器对系统的命令,准确控制系统及内部模块电源、时钟的开关顺序。鉴于时钟对系统功耗产生的巨大影响,本文还将系统的时钟设计为时钟树的结构,根据模块对时钟的需求,插入时钟门控单元,通过寄存器控制时钟门控单元,及时关闭不工作模块的时钟,极大地降低了时钟翻转带来的动态功耗。此外结合芯片系统的整体结构和工作模式的特点,将系统划分为四个电源域:控制电源域、工作电源域、DSP电源域和FIFO电源域。根据电源域的划分和电源域之间的工作特点,设计完整的电源网络,插入电源开关单元、隔离单元。然后使用统一功耗格式UPF描述本系统的电源网络,并且利用Python和Excel的特点,实现UPF文件的自动化生成,极大地提高了设计效率。其次,本文基于UVM验证方法学搭建了系统的验证环境,并根据系统的功能和设计要求,提取验证的功能点,对系统进行充分地验证。之后使用Jasper Gold中的LPV应用程序实现了对UPF文件的形式验证,通过LPV程序生成的功耗模型和断言检查,确保电源网络的正确定义和隔离单元、电源开关单元的正确插入。最后,为确保系统功耗符合设计要求,使用PTPX工具对心率血氧检测芯片系统的功耗进行估算。随着项目的推进,在低功耗技术对系统的不断优化中,系统的功耗始终呈现不同程度的下降趋势,整体功耗下降8.65%～41%。最终通过与其他同类型的产品功耗做对比,可以看出本文所设计的心率血氧检测芯片的功耗指标在市场中的表现十分具有竞争力,本文使用的低功耗设计策略对于系统功耗优化是十分有效的。

关键词： 无线传感网络   CC1310   高速率   低功耗  

摘要： 无线传感技术对于实现火箭的无缆化测量具有重大研究意义。随着监测精度的提高和传感器数量的增加,数据传输量也越来越大,箭载监测系统也需要实现更高的传输速率。目前国内外的研究在高速率和低功耗之间难以兼顾,亟需解决在低功耗的基础上实现高速率的问题。针对上述问题,本文设计了一种箭载高速率低功耗无线传感网络系统。论文主要研究内容如下:针对高速率的设计需求。本文提出了一种拓展Sub-GHz芯片通信带宽的方法,通过修改底层射频参数,实现了码速率高达2Mbps的功能;创新地设计了一种基于开放系统互联模型的高速率传输方案,并通过对访问周期的低延时设计,实现了有效数据的高速传输;此外,使用直接轮询访问的方式完成了节点之间的数据传输,数据速率优于1Mbps的设计指标,减小了由箭载监测精度的提高与传感器数量的增加对传输带宽带来的影响。针对低功耗的设计需求。在硬件方面,选用低功耗的K型热电偶AD8495作为温度传感器,解决了常规传感器功耗高的问题;选用超低功耗器件CC1310作为微控制器,并设计了双晶振电路,实现了微控制器的动态节能。在软件方面,使用了休眠、唤醒机制,极大的降低了系统功耗;此外,还设计了超低功耗的数据采集策略,ADC采样电流低至0.95μA,从而进一步降低了整体功耗。同时,低功耗的设计还伴随着体积和重量的减小,有利于减少电缆的使用。最后,搭建了模拟舱内环境的性能测试平台,完成了系统无线传输距离、数据传输速率、网络可靠性和功耗的测试。测试结果表明,系统的有效传输半径可以达到15m,有效数据传输速率可以达到1.29Mbps,平均丢包率为0.076%。且系统的平均工作功耗为19.133m W,可以在低功耗的基础上实现数据高速率的传输,满足设计需求,对我国箭载监测系统的研究具有一定的借鉴意义。

关键词： 片上存储   可重构   Cache   低功耗  

摘要： 嵌入式系统是智能化便携式电子设备的核心,在移动终端、物联网计算节点等电池供电的应用场景,如何降低功耗,延长设备续航时间成为研究者关注的研究热点。片上存储作为嵌入式微处理器中的关键部件,随着系统性能的提高,其容量不断增大,引入的功耗开销已成为制约嵌入式系统性能进一步提升的重要因素之一。因此,片上存储的低功耗设计具有重要意义。在深入分析嵌入式微处理器中片上存储的结构和访存指令操作特点的基础上,针对Cache结构的访存操作存在功耗冗余的问题,提出了一种存储模式可切换的片上存储结构。该结构可将片上存储单元配置为Cache工作模式或SRAM工作模式,根据程序运行特点,通过配置重构控制寄存器将Cache重构为片上SRAM,再使用门控时钟等方式降低Cache冗余结构的功耗开销。首先构建基于RV32IM指令集并支持指令Cache和数据Cache的四级流水处理器作为可重构存储结构设计的基础,其次分别针对指令存储和数据存储设计可重构存储控制结构和功耗控制结构,并实现软硬件协同配置。最后在UMC110nm工艺下使用Design Compiler工具对整体设计进行逻辑综合,将实际处理器中通用寄存器和数据存储器的值分别与理论值对比,验证了可重构存储结构功能的正确性。采用PrimeTime-PX工具结合多种BenchMark对片上可重构存储结构进行功耗测试,并分析不同的存储重构配置对处理器能耗的影响。测试结果表明,在低功耗存储模式下,指令Cache功耗下降60%,数据Cache的功耗下降50%,其中对Cache存储体的功耗控制效果最显著。整个处理器的能耗随低功耗程序占比的提升和重构次数的减少而下降,在重构一次且低功耗程序占比为90%时,处理器整体能耗下降68.3%。本文重构控制结构引入3.6%的额外面积开销以及3%的额外功耗开销。低功耗片上可重构存储结构可以在基本不影响处理器性能的前提下,实现整体系统功耗的显著降低。

关键词： 熔丝   一次性编程   碳纳米管   石墨烯   载流子隧穿  

摘要： 一次性编程器件是非挥发存储器件的一种,主要包括熔丝和反熔丝器件。它主要适用于对可靠性、抗辐射能力要求高,或无需反复擦写的特定应用场景。现阶段一次性编程器件还存在以下问题:1.编程时需要大电压或大电流,热量积累严重,影响芯片使用寿命和性能;2.依靠热来编程,编程过程中需要热量积累,导致编程速度慢;3.编程电压和编程电流大、编程时间长,导致器件功耗大;4.编程后离散度大;5.编程电压太高,对选通管的要求高,难以匹配合适的选通管器件。概括而言,一个理想的一次性编程器件需要满足小电压低功耗、低编程电流、快速编程、高开关比、高可靠性(抗辐照)和离散度等优异性能。针对熔丝和反熔丝存在的以上问题,本文提出了一种栅极到沟道的载流子隧穿机制,并将此机制用于设计新型熔丝器件。基于碳纳米管或石墨烯材料,在传统的两端熔丝基础上,增加一个垂直的金属栅形成三端结构,通过金属栅到沟道的隧穿电流来打断沟道。基于此机制和器件结构,进行了以下研究:1.对新型碳纳米管熔丝进行表征,通过测试它的开态特性、击穿特性和关态特性,验证了该器件作为熔丝器件的可行性。对其硬核心指标编程电压、编程电流、电流开关比、可靠性、离散度进行统计分析,结果显示该碳纳米管熔丝的编程电压可降低到5.5V左右,同时编程电流降低到1n A,可实现温和的低功耗编程。电流开关比﹑离散度和可靠性均表现出优异的性能,另外还可作为选通管使用,此设计可以节省芯片面积。2.对石墨烯熔丝的性能进行了探索,证实了该存储机制通用于石墨烯。验证了器件尺寸和栅氧化层厚度对器件性能的影响,结果表明,基于垂直载流子隧穿的新型熔丝的击穿电压和沟道宽度无相关性,栅氧化层厚度对器件性能有重大影响。3.基于石墨烯制备了传统的两端熔丝,与新型三端石墨烯熔丝进行了性能对比。在器件尺寸相同的条件下,传统两端熔丝的编程电压大于8V,同时编程电流达到m A量级。而新型三端熔丝的编程电压约为4V,编程电流在40n A左右。三端垂直熔丝极大的降低了编程电压和编程电流,体现了新型碳基熔丝的优势和科学性。本文提出的新型熔丝通用于碳纳米管和石墨烯,且表现出优异性能,可以将编程电压降低至4.0到5.5V左右,编程电流降低到纳安量级,实现温和低功耗,其性能接近理想熔丝的水平。

关键词： 唤醒接收机   超低功耗   包络检波器   高灵敏度   温度鲁棒性  

摘要： 随着集成电路和无线通信方面的技术不断进步,万物互联的愿景从科学幻想变成了现实。无线传感器网络(Wireless Sensor Networks,WSNs)是物联网的基石技术,随着物联网应用的逐步普及,用于WSNs的芯片越来越受到人们的关注。WSNs技术的发展对节点设备提出了小型化、长续航的要求,然而无线通信距离的提升使得主收发机的功耗大大增加。因此,在能量有限的WSNs节点应用中,用于通信的主收发机必须在非活动状态下以深度睡眠模式工作,以降低功耗从而延长节点电池的工作时间。Wake-Up工作模式是最有效的WSNs节点低功耗方案之一,使用唤醒接收机仅在需要数据通信时唤醒主接收机。针对低平均吞吐量WSNs应用,本文对其中的超低功耗唤醒接收机设计展开了研究。本文选择了二进制开关键控(On-Off keying,OOK)调制方式,并采用以包络检波器为第一级的直接射频信号检测唤醒接收机架构,通过对系统噪声的详细分析与建模,提出了一种具有温度鲁棒性的高灵敏度超低功耗唤醒接收机。本文的主要工作为:(1)提出了一种共模偏置的体调谐差分无源包络检波器,解决了直流耦合偏置浮空的问题,并且获得了2倍于单端输出包络检波器的转换增益和1.5 d B的灵敏度提升。(2)在射频前端和基带电路接口设计中提出了一种基于边界阻抗条件的最优化设计方法以获取最佳灵敏度和最低功耗。(3)提出了一种基于反相器的电流复用低压全差分基带放大器,实现了功耗的降低和鲁棒性提升。(4)提出了基于双路径包络检波器和延迟锁定环路的失调校准环路,消除了两路差分路径的直流失调与低频闪烁噪声以优化信号解调前的输入信噪比并提高了抗干扰能力。(5)提出了一种基于栅极泄漏的超低功耗面积节省的温度补偿定时器,用于提供唤醒接收机所需的系统时钟,在0～70℃温度范围内提高了超低功耗唤醒接收机的温度鲁棒性。基于TSMC 65 nm LP CMOS工艺,本文完成了所提出的具有温度鲁棒性的高灵敏度超低功耗唤醒接收机的电路设计和物理版图实现。所实现的唤醒接收机兼容ISM频段,使用的载波频率为915 MHz,数据传输率为100 bps。后仿真结果表明:在0～70℃温度范围内,所提出的温度补偿定时器实现了频率温漂系数为98 ppm/℃的1.6k Hz系统时钟。在整个温度范围内,所设计的唤醒接收机可以正常地实现唤醒功能;在误报率小于1/h以及漏检率小于10的水平下实现了-77.2 d Bm的接收灵敏度;在0.4 V电源电压下,唤醒接收机功耗仅为7.4 n W,其中温度补偿定时器消耗了3.76 n W。整个唤醒接收机芯片的面积为1.39 mm×0.79 mm,其中核心电路面积为0.72mm×0.36 mm。

关键词： LVDS   CMOS   发射器   接收器   带隙基准  

摘要： 随着电子信息技术不断发展,需要传输的数据信息量越来越大,高速率信号传输应用与日俱增,人们对信息传输速率提出了更高的要求。传统I/O接口由于速度、噪声、功耗等方面的问题无法满足这种要求,低压差分信号(LVDS:Low Voltage Differential Signaling)技术以其具有的高速、低电压、低功耗和抗噪声能力强等优点,在高速数据传输系统中发挥着重要的作用。本文基于对LVDS收发器系统的研究,实现了数据传输速率达12.5Gbps的高速LVDS接口电路设计,其中,在接收机部分,设计了含有电流复用式预放大器的级联式接收机,有效地提高了数据传输的能量效率。全系统采用低电压0.9V供电,共包含了四个模块:发射器、接收器、带隙基准源和分频电路。在发射器中,通过单端转差分电路将单端的数字信号转化为双端差分信号,然后驱动器产生共模电压450m V、摆幅300m V的LVDS信号,在驱动器中使用共模反馈来稳定输出的LVDS共模电平;在接收器中,设计了一种级联式接收机,通过电流复用式预放大器提高接收机的能量效率,实现了高速低功耗,接收器最低可以还原摆幅50m V的输入信号,最大带宽12.5GHz;系统所需的偏置电压与参考电平由带隙基准源提供,由于全系统采用了0.9V的低电压供电,本文设计了基于亚阈值MOS管的比例输出电流式带隙基准源,能够在0.9V的低电压下工作,提供参考电平和偏置电压。为了将高频的方波信号输出到片外观察,本设计分别实现了基于传输门和反相器的D触发器和基于CML(Current mode logic)D触发器组成的分频电路。课题使用Cadence软件进行设计,使用spectre进行仿真验证,并进行了整体系统的全定制版图设计,设计使用TSMC 28nm CMOS 1P10M工艺,并通过calibre进行版图的DRC(Design rule check)和LVS(layout versus schematic)验证。各模块都进行了前后仿真的验证,根据后仿结果,设计实现了能够产生12.5Gbps LVDS信号的发射器;最大带宽12.5GHz,能量效率0.064p J/bit的接收器;能够在0.9V下工作,在0℃～85℃的温度范围内温度系数为14.84ppm/℃的带隙基准源;针对高频方波信号难以从片内传输到片外的情况,实现了两种结构的分频器,并通过后仿真验证了分频功能。在完成系统仿真验证后,进行了流片前的后端设计,IO环使用TSMC通用IO单元,对闩锁效应、天线效应、ESD保护等进行了研究并在片上进行相关设计。对片上的整体系统进行了前仿真验证并最终流片,最后对测试PCB进行了设计。

关键词： sigma delta ADC   噪声整形技术   数字抽取滤波器   降采样  

摘要： 作为模数转换器中的一种,sigma delta ADC的研究一直是被关注的热点,其主体包括模拟调制器和数字滤波器两部分,模拟信号输入到调制器部分经过噪声整形和过采样,极大程度削减了信号带宽内的噪声,再经过后级级联的数字滤波器的处理,最终得到精度很高的数字信号。因为整体结构中包含了数字电路对信号抽取和滤波,相比于奈奎斯特模数转换器,sigma delta调制器对器件的匹配度要求不高,降低了模拟电路的设计难度。由于其高精度,低功耗的特点,被广泛应用在便携设备和音频设备中。本设计基于气压检测设备的研发,展开了对sigma delta ADC的研究和设计。通过调研大量的资料和论文,了解了sigma delta ADC的基本工作原理及过程,并对常用的结构及其优缺点有了清晰的认识。根据工程目标,考虑了功耗及面积,最终确定了三阶单环反馈型的调制器结构,量化器位数为一位来进行调制器的设计,使用matlab工具得到该结构的噪声传递函数,并以此为根据确定了结构中的系数,最终通过搭建simulink模型验证设计的可行性。在调制器的电路设计中为了保证调制器的性能,选择了折叠共源共栅结构进行运算放大器的设计,并加入了共模反馈电路来稳定全差分运放电路中的直流工作点和共模反馈电压。电容开关积分器靠采样电容和积分电容的比值实现调制器结构中的系数,其中第一级积分器输入的信号未经整形,其非理想因素可影响到整个调制器,考虑到开关热噪声的大小,选取了容值合适的采样电容,保证了调制器的性能且避免了容值过大造成额外面积和功耗的消耗,最终完成整个积分器的设计。同时考虑到CMOS开关沟道电荷注入效应和时钟馈通效应,设计了两相不交叠时钟作为开关控制端的信号,有效避免了开关非理想效应的影响。采用了功耗较小的动态比较器完成一位量化器电路的设计。数字抽取滤波器部分采用了级联积分梳状滤波器,补偿滤波器和半带滤波器级联的结构,级联积分梳状滤波器采用了先抽取后滤波的递归结构,完成32倍抽取降采样,由于四阶级联造成的通带衰减,通过后级级联的补偿滤波器补偿矫正,有效的减小了通带纹波,补偿滤波器采用了二阶内插多项式来设计,其结构简单,避免了传统滤波器通过乘法结构,节约了极大的硬件资源,最后使用FDAtool工具完成半带滤波器的设计,经过两个半带滤波器级联,完成最后抽取和滤波的功能。本设计使用华虹宏力0.11μm CMOS工艺,完成电路图的设计和仿真,并绘制了版图进行后仿验证。在整体电源电压2.5V的条件下,系统过采样率为128倍,采样频率为1MHz,输入信号640Hz,对输出的结果做FFT分析,得到整体sigma delta ADC的信噪比为90.7d B,有效位数14.7位,消耗电流1.76m A,满足工程设计目标。

关键词： FPGA   卷积神经网络   IP化设计   量化   FaceBoxes   低功耗  

摘要： 近年来,由于深度学习及其相关核心技术的迅速更迭,作为其核心,卷积神经网络算法在图像识别、目标检测等方向都得到了广泛应用,但是深度神经网络对硬件平台的要求也在日益提高。目前主要硬件平台有CPU、GPU、FPGA以及ASIC硬件芯片,但是CPU、GPU等平台实现目标检测过程中会存在计算效率低、功耗过大等缺陷,并且体积过大也使其难以应用到小结构平台中,而FPGA功耗低、灵活性高、体积小等优势可以弥补这些缺陷。因此本文基于PYNQ-Z2研究设计了承载FaceBoxes的硬件加速系统,实现了对快速移动目标的检测,具体研究内容如下:（1）系统设计深入研究了卷积神经网络内部累加乘运算的特征。基于PYNQ-Z2的硬件资源和结构特点,对卷积神经网络的并行性进行分析并完成了输入特征图和输出特征图都是彼此独立的并行化设计。（2）基于HLS设计了一个针对卷积神经网络的加速系统,此系统主要由处理器系统（PS）,卷积IP,池化IP,DDR构成。此系统的重点在于卷积和池化IP,本文完成了通用的卷积和池化IP的设计,这使得我们在每次需要进行卷积和池化运算时,只需调用这两个通用卷积IP和池化IP就可以实现,而不需要再设计新的卷积和池化IP。（3）通过对FaceBoxes的深入研究,分析了其原理及特点,对其进行训练和量化。对比了训练时量化和训练后量化两种量化方式,最终选择了压缩模型的同时还能保持较高准确率的训练时量化。（4）应用了我们所设计的硬件加速系统的四个模块,量化后的FaceBoxes模型通过PS调用卷积和池化IP将数据缓存到DDR中,进而复用卷积和池化IP,从而成功移植了FaceBoxes算法到FPGA加速系统中,实现了对快速移动人脸的检测。通过最后对该硬件加速系统进行测试,在人脸移动速度是0.0875m/s时,平均检测速率为82.7FPS,识别准确率为97%,功耗为1.523W;在人脸移动速度是0.375m/s时,平均检测速率为83.1FPS,识别准确率为96.2%,功耗为1.523W。测试表明该FPGA加速系统具有功耗低、加速性能好等特点。

关键词： 水平基因转移事件   系统发生网络   基因树   物种树   多线程  

摘要： 水平基因转移（Horizontal Gene Transfer,HGT）事件广泛存在于自然界中,它帮助受体物种绕过突变及重组获得新基因,加速基因组革新进程,所以准确识别HGT事件是探究物种之间真实演化关系的重要一环。由于发生转移的基因位置倾向于通过谱系保留,因此可依据基因树与物种树之间拓扑结构不一致性对HGT事件的识别进行研究。RIATA-HGT算法是目前有效识别HGT事件的算法之一,但该算法对于输入的基因树集合每次仅计算集合内一个基因树数据,所需运算时间较多。为缩短其运行时间,本文采用系统发育分析法基于多线程技术对RIATA-HGT算法进行改进,并融合Kaikoura算法与ER（Exponential Recursive）算法提出HGT事件识别算法M-HGT（Multithreading-HGT）。本文工作如下:M-HGT算法对于输入的物种树与基因树集合通过线程池,将识别物种树和集合内每个基因树的HGT事件任务分配到若干线程中,每个线程首先通过ER算法验证现有共识系统发生网络集合中的元素是否包含输入基因树,对不包含的情况通过Kaikoura算法计算物种树与该基因树的最大一致子树,然后通过RIATA-HGT算法对物种树与该基因树识别HGT事件。M-HGT算法将各线程识别的HGT事件以边形式添加在物种树上,得到共识系统发生网络集合。本文搭建了一个用户交互平台,该平台集成了RIATA-HGT和M-HGT算法,能满足研究者选择这两种算法对HGT事件识别的需求。本文对算法RIATA-HGT和M-HGT通过模拟数据和生物真实数据进行了实验分析,结果表明:M-HGT算法在与RIATA-HGT算法保持相同准确性的基础上,减少了运行时间,提高了效率。

关键词： CIFB   ADC   ΣΔ调制器   开关电容电路   音频应用  

摘要： 在众多ADC架构中,ΣΔADC以其电路结构简单、对器件匹配和工艺偏差敏感度低以及能够实现高精度转换等特点被广泛应用于音频应用领域。本文基于音频应用领域设计了一款带宽为20KHz的低功耗高精度的ΣΔADC。本文重点对ADC的核心部分ΣΔ调制器进行了研究与设计:1.在系统级设计层面,为了实现高精度转换,调制器采用全差分离散时间4阶单比特量化CIFB结构,过采样率确定为128倍;为了提高最大稳定输入范围,引入调制器输入端到积分器输入端的前馈支路以抵消前三级积分器输出中的信号分量,避免了环路内信号总功率过大而引起量化器过载。2.在电路设计层面,本文对核心电路模块开关电容积分器进行了优化,创新性地提出前馈支路与反馈支路共享采样电容的结构,节省了近1/3的开关和电容,降低了动态功耗,节约了芯片面积。针对采样开关引入的非线性,设计了自举开关用于对输入信号采样,并使所有前馈支路共享此采样开关,减少了非线性的引入。此外本文还设计了升压时钟驱动器电路,提供高电平为2VDD的时钟来控制NMOS开关对反馈信号进行采样,极大地降低了反馈支路引入的非线性。在180nm CMOS工艺下完成了ΣΔ调制器的电路级设计,版图面积为440μm×550μm。后仿结果表明,在输入信号频率为6.25KHz时,最大稳定输入幅度为-4d BFS,峰值SNDR达到102d B,有效位数为16.7,在1.8V电源电压下功耗仅3.46m W,满足指标要求。最后在MATLAB中设计了数字抽取滤波器的数学模型。