关键词： 流水线模数转换器   栅压自举电路   运放共享   低功耗   高速高精度  

摘要： 模数转换器是联通自然界信息与电子系统之间的桥梁。基于标准数字集成电路工艺制造,性能功耗等各方面参数优秀的高性能模数转化器是片上系统(SOC)非常重要的组成部分。对比几种常见结构类型的模数转换器,如Flash型、SAR型、Sigma-Delta型以及其他类型结构,流水线模数转换器更有效地适用于高速高精度信号处理、无线通信和图像处理系统。随着新的发展趋势和不断增长的无线数字通信市场,更高效的图像处理系统需求日益提升,这对运用于图像处理领域的模数转换器性能指标也有了更高的要求。更高采样速率、更高精度、更低功耗以及更好的线性度成为了流水线模数转换器的需求方向。本文提出了一种用于图像处理模拟前端的流水线模数转换器,精度为14 bits,能在40 MSPS的频率下工作,电源电压为3.3 V。此外,我们深入探讨了CMOS栅压自举开关电路的设计、共享运放的设计以及后级电容的比例缩小等技术。通过兼顾版图、功耗、速度和动态特性等要求,该流水线模数转换器最终确定使用七级子ADC结构进行搭建,在该子ADC结构中前两级为2.5 bits,第三级到第六级为两个1.5 bits级联而成,最后级为2 bits。设计采用0.35μm CMOS工艺,利用仿真软件Candance对模数转换器各个子模块电路进行仿真,最后进行整体仿真和多独立通道14 bits流水线模数转换器的架构。所设计的流水线模数转换器满足基本设计需求,适用于高速高精度的图像处理系统中。

关键词： 低功耗   NB-IoT   云平台   低功耗算法   终端管理  

摘要： 随着第五代移动通信技术的到来,快速发展的物联网技术逐步深入应用于生活中,远程数据监控平台的研究和应用成为物联网领域的热点。然而应用于无人无源场景的数据监控平台面临着数据采集终端功耗大、多设备数据管理不全面的问题,因此设计一种功耗低、便于管理的数据监控平台具有一定的现实意义。本课题通过对关键器件选型降低了硬件功耗、对基于DPM算法设计降低了终端运行功耗以及通过对云平台的开发方便了对终端采集数据的管理,主要研究内容如下:1、对采集终端的现状进行了详细调研,分析了WiFi、ZigBee、NB-IoT、LoRa和蓝牙等几种主流物联网通信技术发展现状及应用领域,得出结论:NB-IoT网络有着功耗低、接入量广、网络覆盖广、速率低的特点,满足本设计的要求。2、分析了采集终端的功耗组成,得出一些可降低功耗的方法。通过对主流微功耗处理器和通信模块性能的分析比较,选择合适的器件,完成了各个模块的原理分析和电路设计,主要包括电源模块、低功耗STM32L431控制器模块、传感器模块、BC95-G通信模块的设计。对该终端进行测试,结果表明减少非必要器件、选用低功耗元器件、降低供电电压和减小静态电流可降低功耗。3、设计并实现了低功耗采集终端软件。主要包括驱动程序设计、数据采集模块设计、控制模块设计、NB-IoT无线通信模块设计、CoAP数据结构的实现以及基于DPM算法的优化设计。结果表明基于DPM算法的优化设计通过控制各个模块的工作状态可以提高设备的使用时长。4、对云平台设备侧进行开发,将本系统分别负责采集温湿度、光强、有害气体浓度以及位置信息的四个终端数据上传到云平台,实现对数据的存储、分析和显示等功能。构建Web应用实现对终端实时监测、远程控制、异常报警、GPS定位、数据存储、分析以及查看等功能。通过对云平台开发使整个系统变得操作和维护简单,能够满足使用要求。本课题对基于NB-IoT的采集终端与云监控平台进行了开发与测试,结果表明,运行效果符合预期,具有一定的实际应用价值。

关键词： 全数字锁相环   时间-数字转换器   数控振荡器   高分辨率  

摘要： 当今世界,集成电路产业处于快速发展的阶段,CMOS工艺尺寸逐渐缩小到纳米量级,数字电路的优势越来越明显。锁相环(Phase-Locked Loop,PLL)在现代集成电路设计中占有重要地位,广泛应用于各个领域,例如射频收发系统、无线传感网络以及高性能数字电路等领域。其中,全数字锁相环(All-Digital PLL,ADPLL)以其可移植性好、集成度高和设计周期较短等优势,逐渐取代传统的模拟锁相环。本文对ADPLL进行了研究与设计,其中,时间数字转换器(Time-to-Digital Converter,TDC)和振荡器是ADPLL的核心模块,同时TDC和振荡器分别对ADPLL带内相位噪声和带外相位噪声的影响很大。因此,本文主要针对这两个模块展开研究,具体内容如下:设计了一种基于两级量化的流水线型TDC,并提出了增益可调的时间放大器(Programmable Gain Time Amplifier,PGTA),具有增益可编程、线性范围宽、线性度高的优势,可以实现整数倍的时间放大。TDC将第一级产生的量化误差送到PGTA中进行放大,再经过第二次量化,从而提高了TDC电路的量化精度,优化了ADPLL的带内相位噪声。本文提出的TDC实现了2ps的高分辨率。设计了一种高分辨率的数控振荡器(Digital Controlled Oscillator,DCO)结构。该振荡器基于交叉耦合结构的PMOS管和NMOS管实现电流复用,减小了DCO的工作电流。提出了一种多阶电容桥接技术,在不引入ΔΣ调制器且不增加DCO功耗的前提下将单位可变电容值由3.2f F减小到6.7a F。本文提出的DCO实现了9k Hz的高分辨率,有效地改善了DCO和ADPLL的相位噪声。本文设计的ADPLL电路在TSMC 130nm CMOS工艺下进行了设计,并对DCO模块进行了流片验证。仿真结果显示,在1.2V的电源电压下,电路功耗为5.28m W,锁定时间不超过2μs,调谐频率范围为2.386GHz～2.508GHz,1MHz频偏处的相位噪声为-122.8d Bc/Hz,芯片面积为1.24mm。DCO的测试结果显示,在2.4GHz载波上,在1MHz频偏处的相位噪声为-126.2700d Bc/Hz。在2.5GHz载波上,1MHz频偏处的相位噪声为-125.9480d Bc/Hz。

关键词： OpenMP   调度策略   负载均衡   调度开销   静态调度   线性循环   随机循环  

摘要： 近年来,随着科学研究和工程技术的发展,各领域对计算能力的需求越来越大,促使了多核计算系统的快速发展,国内外主流计算平台核心数不断攀升。根据科学计算领域的二八法则,程序中20%的代码往往占据80%的执行时间,这些时间占比较大的代码块通常是程序中的循环结构。因此,利用多核并行计算资源来提升程序中核心循环的性能是一个重要的研究方向。Open MP是基于编译指示的共享存储多线程并行编程模型,由于其简单、高效的特点,得到了GCC、ICC、LLVM等主流编译器的支持,是当前线程级并行编程的主要手段。Open MP针对循环并行化提供了三种不同的调度策略,但对于一些特定的循环模式,如负载线性递增或递减循环、随机负载循环等,已有的调度策略难以同时满足较好的负载均衡和较小的调度开销需求。为了解决上述问题,本文针对不同的循环模式提出了更具针对性的调度策略,主要的工作内容和研究成果如下:1、针对线性负载循环调度存在负载不均衡的问题,提出了非线性静态调度策略（Nonlinear＿Static）。结合Open MP调度,提取循环调度过程中存在的关键参数,设计了最大化利用线性循环特点的调度模型,将调度模型在OMPi编译器里进行了编码实现。最终,该调度策略延续了静态调度没有调度开销的优点,并在此基础上实现了负载的均衡分配。本文采用具有不同循环模式的测试用例对提出的调度策略进行测试。结果表明,Nonlinear＿Static调度策略在处理线性循环结构时,相比于Open MP已有的调度策略,在多种线程数下均取得了5%-10%的加速。2、针对随机负载循环采用动态调度策略时调度开销大的问题,提出了基于迭代编译的调度策略（Dual＿static）。不同于其他调度策略,该调度策略在循环调度之前需进行一次预运行,目的是获取循环迭代的负载信息。通过预运行获取的循环迭代负载信息,实现适用于该随机循环的任务再分配,从而达到负载均衡。同时,通过代码隔离、并行执行预运行代码的方法,缓解了预运行带来的额外时间开销。本文采用含有随机负载循环的测试用例进行测试,结果表明,Dual＿static调度策略在处理随机循环结构时,相比于其它调度策略,在多种线程数下取得了约8%的平均加速。

关键词： 单片有源式像素探测器   列级ADC   Cyclic ADC   低功耗  

摘要： 基于CMOS超大规模集成电路工艺的单片有源式像素探测器（MAPS）,凭借其低功耗、低成本的优势被广泛用于国际上最先进的高能物理实验中,作为检测粒子径迹信息的顶点探测器。在高光度实验中,粒子束交叉处在极短时间会生成大量粒子。粒子会在探测器层中多级散射,形成多个相关的顶点,在空间中重叠,使得探测器难以分辨出真正的顶点。而通过检测粒子的时间和能量信息,可以正确重建每个粒子的碰撞事件。而在高粒子率的情况下,对探测器的读出速率提出了更严格的要求。采用片外模数转换器对模拟输出进行数字化处理的方案会限制整个系统的读出速率。为了满足未来高能物理实验对像素探测器的要求,像素探测器采用在阵列内部集成列级ADC的方案,以达到更高的读出速率。本文对应用于像素探测器内的列级ADC进行调研后,分析比较了各种结构的特点。综合考虑功耗、版图尺寸、工作速度等方面的指标要求,选择循环型（Cyclic）ADC作为本课题的列级ADC。对ADC中的非理想因素进行分析并建模验证,包括运算放大器非理想因素、热噪声、电容失配等。根据分析的指标进行电路实现,最终设计了一款读出速率4MS/s、精度11bit的循环型ADC。本设计ADC采用SHA-less架构,相对传统结构减少了一个采样保持周期;每个周期采用1.5bit算法,基于输入失调存储技术设计了开关电容子ADC,可以有效降低比较失调。同时基于电容复用技术,提出了一种单周期转换两次余差电压的MDAC电路,有利于Cyclic ADC整体低功耗设计。基于华虹130nm工艺设计的Cyclic ADC,功耗3.33m W、版图面积尺寸60μm×670μm、有效位数大于10bit。最终Fo M达到0.47p J/conv.-step,本设计在低功耗方面具有一定的优势,其精度、速度和版图尺寸能够满足课题需要的列级ADC指标要求。

关键词： 精确播种   变量施肥   播种施肥器   仿真分析   性能评估  

摘要： 我国是小麦种植大国,小麦种植面积为全国耕地总面积的22-30%和粮食作物总面积的20-27%。提高小麦单位面积的产量对我国农业的发展有着非常重大的意义。提高小麦产量的重要环节是播种与施肥,播种施肥作业质量的好坏直接影响小麦的生长发育和产量,所以研制出高质量的播种施肥机成为了我国农业发展的迫切要求。外槽轮式播种施肥机是我国小麦播种施肥的主流机型,目前实际使用的机型以地轮驱动为主,作业精度较低,适应性较差;基于电机为驱动的变量施肥和精量播种机型是外槽轮式播种施肥机的发展趋势,但由于电机驱动型播种施肥机功耗大、控制本质开环(控制精度容易受到作业工况变化和排料器物理特性改变的影响)等原因未能得到广泛应用。针对电机驱动型外槽轮式播种施肥机存在的主要问题,本文以临海农场实际使用的宽幅(4米)旋耕机为安装平台,将团队已有的基于播量检测的外槽轮式播种施肥机研发成果进行转化移植,通过整机机构设计、改进外槽轮排料器功能结构,优化驱动与传动机构,研发一种基于电机驱动,可实现闭环控制(融合课题组已有的播量检测装置)的宽幅、低功耗小麦播种施肥一体机,为推广应用电机驱动型小麦播种施肥机一体机开展技术实践。主要研究内容和成果如下:(1)播种施肥一体机箱体结构设计完成了箱体的设计:合理地设计了箱体结构,保证了物料在箱体排料通道口处的流动性;设计了箱体与播量检测装置之间的固定安装机构和箱体中间支撑结构,既保证了检测装置测量性能的发挥,也保证了大跨度箱体的稳定性和安装精度;通过优化设计箱体与播种施肥器的连接机构,保证了播种施肥器槽轮设计轴心与实际驱动轴心之间安装同轴度,有效减少了摩擦扭矩。(2)驱动系统安装机构的设计设计了一种高精度且拆装方便的组合式安装机构,既保证了驱动系统安装的稳定性与可靠性,又保证了传动系统各零件的安装精度。(3)外槽轮式播种施肥器优化设计针对现有外槽轮式播种施肥器存在运转阻力大,易卡种磨损种子、播种施肥不均匀等问题对其进行优化:安装了薄壁轴承,保证槽轮能够精准定位,消除了槽轮和播种施肥器主体间的摩擦,槽轮运转阻力小;槽轮定位环与轴承和槽轮之间的配合关系使得槽轮易更换。(4)仿真与分析使用有限元分析软件ANSYS对箱体、连接件、氮气弹簧安装支架等主要受力部件进行静应力分析,判断结构设计安全性与可靠性;使用离散元分析软件EDEM对播种施肥器工作过程进行仿真,分析物料在播种施肥器中的分布与运动情况,判断播种施肥器的密封性以及结构设计的可行性。(5)综合性能测试与评估播种施肥器排量一致性和排量稳定性评估试验表明:播种量变异系数最大值、平均值、标准差、非线性误差分别2.27%、1.23%、0.48%、0.66%,施肥量相应数据分别为2.65%、1.7%、0.46%、0.98%;水泥路面(少量坑洼)车载式动态播量试验表明:累积播量相对误差平均值和标准差分别为3.52%和1.14%;在播种施肥机的工作范围内,输出功率最大值为270W,最小值为82.8W。以上试验结果表明:本文设计的播种施肥一体机在机载状态下播量检测装置能有效获取测量信号,整机结构具有较好的稳定性;通过与课题组现有宽幅2.3米的播种施肥一体机作对比,本文设计的播种施肥一体机功耗较低,具有较好的排量一致性和稳定性。

关键词： 宽带微功率网络   低功耗   路由协议   成簇   簇间传输  

摘要： 随着物联网技术的飞速发展与应用,人们日常生产生活中的需求也在日益提升,而宽带微功率网络因其高带宽、快响应、低时延、微功率的特点,已经被广泛地应用到智能电网、智能驾驶、环境监控、工业检测等方面。作为无线传感器网络的具体化形式之一,宽带微功率网络也受能量有限的限制,因此,设计能耗均衡的高能效路由协议,从而延长网络寿命,实现低功耗,成为研究热点和应用需求。本文主要工作如下:1.首先对宽带微功率网络及低功耗技术进行简单介绍,包括节点结构与网络体系,网络拓扑模型和能耗模型,以及网络模型中各层对应的低功耗技术,引出网络层路由优化技术。其次系统性地对路由协议的性能指标、特点、分类及典型协议进行研究,着重研究平面型和层次型协议,并进行比较分析,为后续协议的改进奠定理论基础。2.对经典LEACH协议进行详细研究,透彻了解其工作原理、优缺点,在此基础上,从成簇和簇间传输两个阶段,簇首选取、非簇首节点入簇和稳定传输三个方面进行改进协议的设计。在成簇阶段的簇首选取子过程中,首先通过理论推导来优化簇首比例,确立最佳簇首比,其次解决LEACH随机选择簇首的问题,引入能量阈值、剩余能量、周围节点密度、通信代价等考虑因子进行簇首竞选;在非簇首节点入簇成为簇内成员节点子过程中,依据能量和距离原则进行合理入簇,形成网络的非均匀簇集,均衡能耗,消除“能耗热区”;在簇间稳定传输阶段,结合剩余能量和距离因素,在簇首间进行单多跳的传输方式,均衡簇首间的能耗,形成网络的树型路由结构。3.将本文改进协议与LEACH等多个协议,从网络寿命、剩余能量、网络能耗、吞吐量等性能指标进行比较分析,验证方案的可行性和优良性,实验结果表明改进协议在网络寿命、能耗等多方面有一定的性能提升。

关键词： DAC   分段式电流舵型   版图布局   低功耗  

摘要： 数模转换器(digital to analog coverter,DAC)是无线通信系统中的关键模块,用于接收数字信号并完成数字信号到模拟信号的转换,因此DAC的研究也受到了广泛的关注,研制出高性能、低功耗、低面积的DAC具有深厚的研究意义。在此背景下,本次课题基于中芯国际55nm工艺,以分段式电流舵型DAC电路设计为核心,主要取得了以下研究成果:1.基于分段式电流舵型DAC电路结构,研制出了一款数模转换器芯片。应用于无线通信系统,其分辨率为10bit,采样率为160MSPS。2.基于Cadence Virtuoso软件平台,完成了10bit 160MSPS DAC电路结构的搭建。在内部模块电路中,设计了一个输出电流温度系数为3.1ppm/℃的基准电流源,替代了传统电路结构中带隙基准电压源;利用ADE仿真工具建立了电路仿真环境,在不同温度、输入信号条件下,对DAC整体电路进行了仿真。仿真结果显示,DAC可正常工作温度范围为-40℃到120℃;当采样频率为160MHz时,可接收的信号频率范围为0至80MHz。3.提出了一种中高位电流源交叉布局的版图设计方法。这种布局方法相对于传统Q Random Walk电流源布局方法来说更简单,并且优化了走线的复杂度。整体电路在后仿真中仍然保持高性能,这一结果说明了本次设计提出的电流源版图布局方法能够降低由版图失配引起的随机误差。最终,后仿真结果显示,DAC的SFDR=78d B@fin=40MHz,INL=0.5LSB,DNL=0.1LSB,包含双信号通道的版图总面积为0.84mm,总功耗为31m W,结果均满足预期目标。

关键词： MIPI D-PHY   斩波调制技术   低功耗   输出摆率   并串转换电路  

摘要： 移动行业处理器接口（Mobile Industry Processor Interface,MIPI）是为移动应用处理器制定的开放标准。MIPI D-PHY通过标准化的接口减少了移动设备的上市时间和设计成本,还可以满足高比特率的更丰富的要求,同时其特有的可拓展特性,可以简化移动设备内置组件的集成,来提高设备的兼容性。本课题基于MIPI D-PHY协议研究并完成了一款应用于发送端显示设备接口电路的设计,其包括偏置电路、低功耗发送端电路和高速发送端电路等三个重要模块。1.在偏置电路中,包含为发送电路提供稳定电压的基准电压模块、为发送电路提供稳定电流的偏置电流模块和调节电路内外阻抗的阻抗校正模块。其中针对偏置电路的基准电压产生模块的输出精度问题,采用了基于斩波调制技术和微调技术相结合的带隙基准源,以降低失调电压及晶体管的不匹配对基准电压的影响,来提高输出精度,使整体精度提高了88倍。2.在低功耗发送端电路中,利用控制偏置电流和阻抗校正的方法实现输出摆率的调节,并针对低功耗模式下发送电路电平转换问题,提出了一种负反馈环路结构,以确保在1.8V供电电压下,驱动器实现稳定可控的1.2V高电平输出。3.在高速发送端电路中,包括串化器电路、单端转差分电路、电流模驱动电路。其中,串化器通过移位寄存器型并串转换电路来实现,为提高串行数据的传输速率,其触发器采用基于灵敏放大器的全差分电路结构来实现。单端转差分电路是将单端信号转换为差分的形式进行传输,差分传输相比单端传输具有良好的抗干扰性和噪声抑制能力。电流模驱动电路用于提高电路整体驱动能力,为了在保证噪声抑制能力和信号完整性的同时尽量降低设计复杂度、节省面积与功耗,采用了一种两级级联的电流模驱动电路结构。本文基于SMIC 0.18μm CMOS工艺完成了电路和版图设计并进行了仿真分析,最后完成流片。整体芯片面积（包括模拟和数字部分）为1788μm×2877μm,仿真结果表明:低功耗发送电路的最大功耗为477μW,单通道采用20Mbps的低速数据传输速率,高速发送电路的最高传输速率为1.5Gbps,均符合设计要求。

关键词： 磁性隧道结   轻量级密码算法   相关性功耗分析攻击   低功耗  

摘要： 伴随着电子信息技术和半导体集成电路产业的快速发展,物联网技术使大众的生活走向智能和便捷,人与智能设备、设备与设备之间的信息交互变得越来越频繁。轻量级密码算法技术能够在消耗较少资源损耗的情况下实现信息加密,因此被广泛应用于物联网设备中,但迅速发展的功耗攻击技术已对物联网信息安全产生了严重的威胁。在此形势下,研究兼具低功耗和良好防护能力的密码算法电路的实现方法对物联网安全产业的发展具有重大的意义。本文在分析国内外相关研究成果的基础上,将近年来备受关注的具有非易失、低功耗特性的磁性隧道结(Magnetic Tunnel Junction,MTJ)器件引入了轻量级密码算法的电路级防护设计。参照经典的敏感放大器逻辑(Sense Amplifier Based Logic,SABL)防护单元结构并结合MTJ器件自身的特点,提出了具备抗攻击性能的MTJ/CMOS存储内逻辑新型基本电路元件结构,并在Cadence环境中使用SMIC 40nm CMOS工艺库和MTJ的Verilog-A模型,构建了所提出的电路元件模型。在不改变原始算法电路结构的前提下,使用新的MTJ/CMOS电路元件建立了PRESENT-80和Piccolo-80这两种典型轻量级加密算法的完整电路模型,并通过混合仿真验证了其功能的正确性。为了评估新结构电路的安全性和整体性能,在Cadence仿真环境中针对加密算法电路模型设计了一套自动化的功耗采集平台,通过自动化仿真流程获取模拟加密过程的大量功耗信息。以破解加密中使用的密钥信息为目标,利用得到的功耗数据进行了相关性功耗分析(Correlation Power Analysis,CPA)攻击实验。除此之外,还对加密电路的功耗和面积水平进行了分析评估。最终的实验和分析结果表明,使用本文提出的MTJ/CMOS存储内逻辑结构电路元件进行密码算法电路设计,能够很好的消除加密过程中数据和功耗的相关性,抵御功耗分析攻击。与传统的电路级防护单元相比,MTJ/CMOS存储内逻辑结构在实现同等水平的防护效果的同时具有更低的功耗,并且在面积消耗方面没有明显的劣势。各项结果均表明MTJ/CMOS存储内逻辑结构应用于密码电路硬件设计中存在一定的优势。