关键词： CMOS射频接收机   低噪声放大器   低噪声压控振荡器   低功耗   数字校准  

摘要： 随着智能手机以前所未有的速度渗透进人们生活的方方面面,不同频段的无线通信无处不在。例如,使用移动通信网络实现短信息、电话、数据流量服务;使用Wi Fi连接互联网;使用GPS进行定位和导航;使用蓝牙在短距离内传输文件、控制穿戴式设备;使用无线数字电视收看电视节目。无论对于学术界还是工业界,CMOS射频接收机设计都是射频集成电路设计的重要研究内容。设计高性能CMOS射频接收机,需要对关键电路模块进行优化创新。同时,先进工艺正在改变传统射频集成电路设计方法,射频电路的辅助数字校准也有待进一步研究。本文针对射频集成电路的功耗、噪声等关键性能进行优化,提出了高性能射频电路设计方法。并且,针对射频集成电路的应用环境以及工艺的非理想性,提出了高性能数字校准电路设计技术。本文首先研究了低功耗CMOS射频电路,完成了两项主要工作。第一,针对接收机中关键的射频前端模块——低噪声放大器,提出了一种使用电流复用、直流跟随环路技术的低功耗低噪声放大器。该低噪声放大器由匹配级放大器和带有反馈电阻的电压检测级放大器组成,以实现噪声抵消,并提供差分输出。利用直流跟随环路调整低噪声放大器的电源电压,以此来稳定直流工作点同时避免该低噪声放大器的输出不平衡。第二,针对射频接收机芯片的整体功耗优化,提出了低功耗射频接收机原型。接收机基于零中频架构,接收链路包括低功耗低噪声放大器、跨导单元、电流模双平衡无源混频器、三阶低通滤波器和可编程增益放大器以及10位逐次比较模拟数字转换器。本文接下来研究了低噪声CMOS压控振荡器设计,针对接收机射频时钟信号的低噪声需求,研究了压控振荡器的噪声优化方法,提出了一种基于噪声循环技术和变压器反馈F类谐振阻抗控制的压控振荡器结构。所设计压控振荡器通过将晶体管的噪声部分地循环到自身中,减小输出噪声贡献,从而降低输出相位噪声。最后,为了进一步提高CMOS接收机的性能,本文采用数字校准电路解决射频接收机中的性能限制问题,完成了三项主要工作。第一,基于迫零符号自适应滤波技术,提出了一种对比较器失调不敏感的同相和正交校准技术,通过理论分析进一步证明了比较器直流失调和检测精度之间的独立性,从而达到了镜像抑制比性能要求。第二,提出了一种全集成的数字过采样直流失调校准方法,避免了接收机链路饱和。第三,提出了一种基于峰值检测的基带自动增益校准技术,提高了接收机的动态范围。同时为配合校准环路工作,设计了高动态范围、高线性度和高选择性的模拟基带信号处理电路。为了验证本文提出的高性能CMOS射频电路设计方法和数字校准技术,分别进行了电路设计、流片和测试验证。低功耗低噪声放大器使用40 nm CMOS工艺流片验证,在1.7 GHz至5.7 GHz的频段内正常工作时功耗为2.09 m W。低功耗射频接收机使用40 nm CMOS流片,功耗为32.8 m W,实现了工业科学医学频段低功耗射频接收机的原型。低噪声压控振荡器使用40 nm CMOS流片,在12 GHz工作频率下相位噪声性能达到了1 MHz频偏处-120.2 d Bc/Hz。提出的数字校准电路,应用在接收机电路中,完成了对正交失配、直流失调以及基带增益的校准,校准结果可以满足系统指标要求。

关键词： 龙芯3A4000   SIMD扩展   自动向量化   LLVM   编译优化算法  

摘要： 随着计算机技术的发展，单指令流多数据流(SingleInstructionMultipleData，SIMD)扩展已经成为通用处理器最重要的功能之一。通过利用SIMD扩展部件，处理器能够较为充分地挖掘应用程序中存在的自然并行性，提高应用程序的性能。作为一款高性能处理器，龙芯3A4000处理器具有256位宽度的向量扩展部件，在兼容MIPS128位宽度向量指令的同时，还添加了自主的256位宽度向量指令。　　目前，龙芯操作系统中采用的编译器是开源编译GCC(GUNCompilerCollection)和LLVM(LowLevelVirtualMachine)。LLVM具有高度模块化和可复用性的结构特点，在商业开发和学术研究中应用广泛。龙芯系统中的LLVM编译器目前只支持标量编程模式，在功能和性能上与GCC编译器有着较大的差距。为了解决这个问题，本文结合龙芯3A4000处理器的结构特点，在分析和研究LLVM自动向量化原理的基础上，完成了龙芯向量指令集的自动向量化扩展和内建函数扩展工作，并在编译器中增加了使用向量寄存器传参的函数调用规则。测试结果表明，移植后的LLVM编译器可以支持多种语法特性的自动向量化，给GCC-loops测试集中的程序带来稳定的性能提升，并使SPECCPU2006测试程序464.h264ref的性能提升19.04％。与此同时，本文还对非对齐数据访存的SIMD编译优化进行研究，提出有效的编译优化算法，优化后的编译算法可以帮助编译器生成更加高效的程序，在最好的情况下可以为程序带来约200％的性能提升。

关键词： LVDS   发送器   接收器   基准电压源   基准电流源   CML  

摘要： 近年来,随着通信、网络、集成电路领域的高速发展,对于数据的传输量和传输速度都有了更高的要求。但传统接口电路受技术所限,已经无法满足高速信号传输的需求。为解决这一问题,低压差分信号(Low Voltage Differential Signaling,LVDS)接口技术和电流模逻辑(Current Mode Logic,CML)接口技术应运而生。本文基于SMIC 180 nm CMOS工艺,分别设计了一种低功耗LVDS收发器和一个高速CML发送器。在LVDS收发器的设计中,发送器使用电流源驱动结构,使用3.5 mA的驱动电流,在100Ω匹配电阻上获得350 mV的差模电压。为了获得稳定的驱动电流,使用正负温度系数补偿的方法设计了一种基准电流源电路。同时,还设计了一种基准电压源电路,稳定发送器输出信号的共模电平,以保证传输信号的稳定性。此外由于发送器使用恒流源驱动,发送器在使能关闭状态仍存在电流的通路,因此为了有效降低芯片的功耗,还设计了一种衬底电位控制电路,通过动态控制晶体管的衬底电位,减少关闭状态下漏电,降低实际功耗。为了拓宽输入共模电平的范围,设计了一种互补差动轨到轨(Rail-to-Rail)型接收器电路,使用NMOS差分对和PMOS差分对并联,从而拓宽共模电平的输入范围,使接收器电路在较大的共模输入范围内具有比较稳定的输出。本文所设计的低功耗LVDS收发器电路版图面积为1420μm×1150μm,后仿真结果表明:在3.3 V的工作电压下,传输速率可达800 Mbps,整体功耗为120.8 mW,输出差模电压范围为280 mV～400 mV,满足设计指标要求。在CML发送器的设计中,采用预驱动模块对信号进行预处理,主驱动模块中加入2抽头有限长单位冲激响应滤波器(Finite Impulse Response,FIR)滤波器,对信号进行预加重,降低信号在高频传输时的损耗。使用AC耦合的方式对发送器输出信号进一步处理,使输出符合LVDS电平标准。仿真结果表明,该电路最大信号传输速率可达2.5 Gbps。

关键词： 逐次逼近型模数转换器   时域比较器   电压时间转换器   时间数字转换器   低电压  

摘要： 在生物医疗的无线传感系统中,便携式、可穿戴或可植入式生物医疗设备广泛需要低功耗、中高精度(8-12 bit)模数转换器(Analog to Digital Converters,ADC)。逐次逼近型(Successive Approximation Register,SAR)模数转换器凭借其结构简单和能效高等优势深受青睐。在低电压下,通过时间数字转换器(Time to Digital Converters,TDC)实现的时间域量化具有低功耗优势。论文设计了一款12bit 500KS/s采样率的低电压ADC,在系统架构上采用SAR ADC与TDC的混合结构,该结构结合了SAR ADC低功耗以及TDC在低电压下时间分辨率更大的特点。第一级SAR ADC完成9bit量化后,将电压余量转换为时间余量由第二级TDC完成剩余3.5bit量化,两级之间包含0.5bit冗余。论文提出了一种基于双向自举控制的低泄漏单次检测电压时间转换器(Voltage to Time Converters,VTC)。该VTC利用双向自举控制开关有效降低了泄漏电流,同时利用三态反相器作为阈值检测器降低了SAR ADC工作时电容阵列输出端变化的电压值对VTC产生误操作的概率,减小了动态功耗。采用双向自举控制模块后VTC的泄漏电流从原先的15n A降低到60p A,下降了两个数量级。电容阵列输出端电压能够稳定地保持,不会降低第一级SAR ADC的性能。第一级SAR ADC中的比较器采用时域比较器,可以实现不同输入值时比较器功耗的自适应调节,同时降低了比较器的失调电压。论文采用带校准支路的压控延迟单元构成的时域比较器可以保证比较器的工艺电压温度(Process,Voltage and Temperature,PVT)稳定性。基于TSMC 40nm CMOS工艺进行了电路和版图设计,核心版图面积为0.0443mm。后仿真结果表明,在0.6V电源电压、500KS/s采样频率下,近奈奎斯特频率输入时,有效位数(ENOB)为10.56bit,无杂散动态范围(SFDR)为74.70dBc,信噪失真比(SNDR)达到了65.31dB,功耗为1.98μW,品质因数(FOM)为2.63fJ/conversion-step,满足了论文的设计指标要求。

关键词： 双边沿触发器   低功耗   毛刺   时钟树   C单元  

摘要： 集成电路产业的飞速进步,不仅带来了集成电路与芯片的功耗问题,另一方面,以智能手机、平板电脑等为代表的便携式电子设备的大量应用,以及集成度和工作频率的迅速提高,都使人们对低功耗的需求越来越深。因此,集成电路的低功耗设计技术成为设计中越来越大的占比。触发器作为时序电路的重要组成部分,广泛分布于数字集成电路系统当中。关于低功耗高性能的触发器设计尤为重要。对于CMOS集成电路来说,有很多因素会影响其功耗,包括工作电压,时钟频率,信号的开关活动性等等。针对这些方面分别都有相应的低功耗设计技术去降低CMOS电路的功耗,比如采用更先进的集成电路制造工艺,使其工作电压以及节点电容减小;采用门控时钟技术,暂时关断不工作的晶体管与电路,降低内部节点的翻转频率等。在数字集成电路工作过程中,必不可少的会受到毛刺的影响。外部环境的干扰,上级组合逻辑产生的竞争冒险等都会使触发器的输入信号上存在大量的毛刺,这些毛刺传到触发器内部,不可避免地带来了额外的内部节点的充放电,使其功耗大幅度增加。针对上述问题,本文提出了阻塞毛刺的低功耗双边沿触发器设计,使用C单元作为基本构件来重新设计双边沿触发器的内部锁存器,防止输入信号中的毛刺被采样到触发器内部,降低了冗余跳变,大幅降低了触发器动态功耗。双边沿触发器能够在时钟的上升沿处和下降沿处都采样数据,因此只需要单边沿触发器一半的时钟频率即可实现相同的功能,能够有效降低时钟树功耗。基于PTM 32nm模型,本文使用HSPICE软件仿真了本文提出的双边沿触发器以及现有的双边沿触发器对比结构。充分的HSPICE仿真实验结果表明,在阻塞毛刺方面,本文提出的双边沿触发器实现了较好的效果,能够有效减少对电路的影响以及产生额外的功耗开销,同时在功耗、延迟、面积等指标上取得了很好的综合性能。与现有的10种双边沿触发器在相同的仿真条件下进行比较,本文提出的双边沿触发器电路总功耗平均降低了251.17%,延迟平均降低了9.71%,功耗延迟积平均改善了44.32%,同时,在输入信号存在毛刺,且毛刺的数量分别为较少和较多的情况下,电路功耗分别平均降低了43.62%和51.28%。详尽的工艺电压温度老化波动分析表明,该双边沿触发器对工艺、电压、温度、老化等波动不敏感。

关键词： 缓存   自旋转移矩随机存储器   电源门控   非易失性存储器  

摘要： STT-RAM（Spin Transfer Torque RAM,自旋转移矩磁性随机存储器）在现代高性能计算机中的应用不断加深,除了在内存中作为DRAM的替代外,替代SRAM,作为片上缓存的方案也具有广阔的应用前景。STT-RAM的主要优势在于其非易失性带来的低静态功耗,远高于SRAM的数据存储密度,以及不同于其他非易失性存储器的高写寿命和良好的CMOS兼容性。但STT-RAM也存在与其他非易失性存储器相同的一些问题,非易失性带来的高写入功耗和写延时,难以进行高速读写;写寿命虽然高于其他非易失性存储器,但仍然小于SRAM等。针对不同层级的Cache设计,STT-RAM因为其读写的功耗与延时的不对称性需要不同的设计方法来平衡性能与功耗的需要。已经进行的STT-RAM的研究,通常聚焦于存储器本身的结构和电路优化。通过对器件模型的改良,STT-RAM可以有效降低工作中的写延时和功耗,但只是抑制了这种存储器的一部分缺点,而没有对其非易失性的优点进行充分地利用。本文构建了一个符合实际应用的研究场景,令Cache可以工作在相对更加真实的条件下,并从中发掘出可以进行电源门控操作的可能性,STT-RAM的电源门控充分利用存储器的非易失性,与其他易失性的电路进行电源门控相比,简化了大量的电路设计;由于非易失性不需要额外的恢复电路,扩大了电源门控的应用范围,进一步降低了 Cache的功耗,拓宽了 STT-RAM的应用前景。针对L1 Cache,因为其读写频率较高,Power Gating的实现空间较小,所以本文的研究不涉及到L1 Cache。对于L2 Cache,通过记录SOC运行数据,保存相应的时序信息,可以满足Cache建模的时序要求。本文建立起一个实验场景,包括L2 Cache的工作起止时间,读写访问次数,空闲时间等,使用NVsim进行STT-RAM的Cache建模,模拟出不同容量的Cache的读写功耗,静态功耗等数据,加入到实验场景中,可以构建出STT-RAM的L2功耗模型,获得相应的功耗数据。通过实验分析,STT-RAM构成的L2 Cache节约了大量的静态功耗,使得L2 Cache的总功耗只有SRAM模型的90%。对于数据访问中存在的空闲时间,则进行了电源门控的模拟,由于L2 Cache的空闲状态较少,Power Gating效果不明显,只额外降低了L2 Cache 1%的功耗。L3 Cache相比于L2和L1 Cache具有更大的容量,更低的时序要求。所以STT-RAM在L3 Cache的应用更具潜力,应用其他的低功耗设计技术。在32MB L3 Cache的模拟中,STT-RAM的低功耗优势更加明显。此外,L3Cache的读写访问次数更少,经过相关的优化后可以集中到一段时间内,令L3的可利用的空闲状态大大增加,仿真数据显示,L3 Cache在数据访问中存在数个数万纳秒的空闲状态,更加适合进行电源门控技术的实施。通过STT-RAM和电源门控技术的综合应用,与SRAM相比,STT-RAM的L3 Cache静态功耗只有原来的5%,而Power Gating可以使其功耗额外降低10%,而且不会过多损失性能。

关键词： 半同步   dummy电容复用   数模转换   测试  

摘要： 人们要处理的信号随着科技的发展越来越多,相对于模拟信号,数字信号处理的效率以及速度更高,但现实世界基本都是模拟信号,这时就需要模数转换器将模拟信号转换为数字信号。数模转换是数字信号和模拟信号转换的桥梁。其中SAR ADC因为其低功耗面积小,广泛应用于各种生物医疗、无线通讯系统。本文设计完成了一款低功耗的9位逐次逼近数模转换器,论文的主要工作包括如下:1.在深入研究SAR ADC参数特性及详细对比分析不同结构ADC电路结构的基础上,完成了SAR ADC系统设计,包括时序及噪声等优化设计。2.基于TSMC 0.18um 1.8V CMOS工艺,完成了一款9bit 320KHz的低功耗半同步SAR ADC电路设计与仿真验证,包括比较器、DAC阵列、SAR logic时序、自举开关,及数字开关的设计。针对低功耗小面积的设计要求,论文对(1-based开关时序和dummy电容复用DAC阵列进行了优化设计,减少了总电容个数,从而减小了电路的功耗和面积;采用半同步的时序减少冗余比较器的延时,提升了电路速度。电路仿真结果表明:在1.8V电源供电下,速度320KS/s时ADC的功耗为10u W以内。有效位数为8.9位、INL为0.33LSB、DNL为0.26LSB、SNR为55.8d B、SDNR为55.6d B。满足设计要求。3.完成了SAR ADC的版图设计与仿真验证,重点对比较器版图和DAC阵列电容匹配版图进行了优化设计,采用共质心对称结构,达到预期效果。版图仿真结果表明:该SAR ADC的DNL为0.49LSB、INL为0.86LSB,满足设计要求。4.完成了SAR ADC流片测试,芯片测试结果显示,在采样速度为320KS/s时的有效位数为8.12位、INL为1.3LSB、DNL为0.4LSB、SNR为51.6d B、SDNR为50.6d B。Fo M为22.7 f J/cov-step。通过对比,最终的实测结果均略好于设计指标,满足设计要求。Fo M小于同期SAR ADC。

关键词： 电压基准源   全CMOS电路   混合型电路   低功耗  

摘要： 随着社会对智能产品依赖越来越强,其对产品的功能要求也越来越高。芯片作为产品设备中重要组成部分之一,目前主要面临着两大挑战,工艺技术无法继续往前和芯片无法兼备高性能及低功耗要求。而电压基准源作为芯片中模拟集成电路设计里的基础模块,与各个电路模块乃至电路的整体性能相辅相成,在电路中占据着重要位置。因此,设计一种高性能低功耗的电压基准源电路结构对今后的发展尤其重要。本论文设计了两种基准源电路,分别为全CMOS型基准和混合型基准源。其中,从不同器件的应用上设计电路核心部分,通过仿真计算得到电路的基本性能及后续的改善方向。在进行基准电压设计之前,先对MOS管以及BJT管进行了理论说明,包括器件的基本概念、工作原理及器件的温度特性,并对近年提出的电路结构进行了技术总结和分析。通过对传统带隙基准、全CMOS基准电压以及混合型电压基准这三种电路结构的公式推导以及性能分析,得出以下结论:传统的带隙基准电压源拥有较好的兼容工艺且能够达到很好的精度但电源电压和偏置电流大小被限制,不利于低功耗应用;全CMOS电压基准源电路具有低功耗等特点,但其参数阈值电压受工艺影响变化不易控制;混合型具有精度高等特点,但功耗尚未能达到较低水平。通过总结现有电路的缺点,提出了两种电压基准源电路。第一种电路结构为全CMOS电压基准,首先从公式开始推导其工作原理,分析了电路的线性调整率。接着采用仿真软件对电路进行参数扫描仿真并提取数据计算,得到247m V的基准电压,在最好情况下温度系数为17.9ppm/℃。但全CMOS电路结构仍存在缺陷即线性调整率较高且功耗未能降到低水平,故针对部分参数进行优化,设计了第二种电路结构即混合型电压基准源。此电路结构实现了在最好情况下的温度系数为52.9ppm/°C,线性调整率为1.3%/V,功耗仅为6.8n W和在100Hz频率下电源抑制比为-40.6d B的417.9m V的基准电压。该结构实现了全CMOS电路结构部分参数的完善,且线性调整率提升了11倍。此电路结构虽牺牲了部分温度系数,但在功耗性能上降低了1048倍。

关键词： 逐次逼近型模数转换器   动态比较器   低功耗   电容阵列  

摘要： 模数转换器(Analog-to-Digital Converter,ADC)作为将模拟信号转换为数字信号的桥梁,一直都是物联网系统的主要依靠和关键技术,逐次逼近型(Successive Approximation Register,SAR)ADC作为低功耗,中等速度和精度的代表被广泛应用于物联网系统中。SARADC主要包括自举开关、电容阵列、电容开关、SAR逻辑模块等模块,为解决传统动态比较器在低共模电压漏电的缺点,本文提出一种新型动态比较器结构。在电源电压为900mV,差模电压为1mV情况下,本文提出的比较器最低共模电压为5 1mV,与传统StrongARM动态比较器和DoubleTail动态比较器相比,分别降低了 374mV和264mV;当输入共模电压低于阈值电压时,在中等的功耗下实现了最低的延时。为实现电容失配与功耗的良好折中,进行了数字模拟转换器(Digital-to-Analog Converter,DAC)电容阵列的对比研究与参数优化,特别研究了传统二进制加权电容阵列、整数倍加权电容阵列、C2C电容阵列、伪C2C电容阵列线性度。最终通过参数优选,在高3位采用传统二进制电容阵列,低9位采用C2C电容阵列的组合,实现电容失配与功耗的良好折中。进行开关切换逻辑进行理论分析,分别完成采用VCM-based、单调递减两种逻辑的控制电路。其中VCM-based控制单元引入Dummy管以减小时钟馈通,单调递减开关切换单元引入SAR逻辑完成信号READY,以减少不必要的开关切换,降低功耗。本文设计了两款SARADC,在第一款12位1MS/s SARADC中,采用VCM-based逻辑、异步时序与两级分段式电容阵列,在180nm CMOS工艺下,实现VDD为1.2V,采样时钟 1MHz,仿真结果为 ENOB 为 11.26bit,SFDR 为 80.5dB,THD 为-79.5dB,SNR 为 70dB,SNDR 为 69.5dB。DNL 为+0.8/-0.7LSB,INL 为+1.0/-0.3LSB,FOM 为67.7fJ/cov-step,功耗为 166.1μW。在第二款 12 位 500KS/s SARADC 中,采用单调递减逻辑开关时序,采用伪C-2C电容阵列以降低电容阵列面积,同步时序以进一步降低功耗,采用0.9V电源电压供电,版图面积为0.157mm2,仿真结果显示,SNDR为70.4dB,SFDR 为 80.5dB,有效位数为 11.33bit,DNL 为+0.5/-0.5LSB,INL 为+2.9/-1.9LSB,FOM 为 12.9fJ/cov-step,功耗为 16.6μW。相比于传统的 VCM-based SARADC 更进一步降低电路整体功耗。

关键词： 超再生接收芯片   低功耗   低噪声放大器   超再生振荡器  

摘要： 随着信息技术的发展,信息交互方式的多样性推动了物联网的发展。以短距无线通信设备为核心的物联网设备正以每年百分之二十的速度逐年增加,发展十分迅猛。超再生接收机凭借其低功耗、结构简单、集成度高等优点,广泛应用于短距无线通讯设备。本文采用0.35μm CMOS工艺,完成基于超再生架构的接收机的带隙基准电压源、低噪声放大器、超再生振荡器等主要模块设计。基准电压源电路通过将具有高阶温度项的MOS管亚阈值区漏电流转换为电压,并与一阶温度补偿电压进行加权叠加,实现二阶温度补偿,采用高增益的运放和负反馈回路提高电源抑制能力。低噪声放大器采用源极电感负反馈结构和片外电感实现了良好的输入阻抗匹配。并通过采用共源共栅结构,增大天线和超再生振荡器之间的隔离度,提高低噪声放大器的增益。超再生振荡器采用交叉耦合LC振荡器结构,通过PMOS管作为开关管控制振荡器的起振与熄灭,利用尾电流控制电路使得振荡器在较小尾电流时起振,进一步降低超再生振荡器的功耗。仿真结果表明:在温度变化为-40～110℃时,带隙基准电压源的温度系数为3.3ppm/℃,低频电源电压抑制比为-96dB@100Hz,静态电流仅为33μA;在射频输入信号的频率分别为315MHz和433MHz时,低噪声放大器的增益分别为15.5dB和14dB,噪声系数分别为1.35dB和1.43dB,输入阻抗为50Ω;在433MHz工作频率下,输入信号强度为-90dBm时,超再生振荡器的起振时间为297ns,振幅为2.6V。在完成振幅检测电路和淬熄电路设计的基础上,进而完成再生接收机的整体电路设计与仿真,版图设计与后仿真,最终完成流片测试。结果表明,在3.3V电源电压下,实现了对315MHz或433MHz射频信号的接收,接收灵敏度为-96dBm,功耗为6.6mW,数据传输速率可达到10Kbps。