关键词： HZO铁电薄膜   晶粒特性调控   碳纳米管   负电容晶体管   超低功耗  

摘要： HfO基铁电薄膜具有铁电性能优异、与现有集成电路制造工艺兼容和可微缩性强等特点,以其作为栅介质的铁电场效应晶体管和铁电负电容晶体管极具应用潜力,分别是下一代新型非易失性存储器和低功耗晶体管的有力候选者。然而,Hf O基铁电薄膜具有多晶、多相共存的特点,晶粒类型、晶粒尺寸、晶向、晶界等微结构随机分布,这将使得小尺寸铁电晶体管器件之间的电学性能存在差异、难以实现高密度集成。另一方面,由于器件物理尚不明晰,已报道的铁电负电容晶体管性能、形态不一,给逻辑电路应用带来了巨大的挑战;此外,由于硅基半导体技术的限制,探索可同时满足低功耗、高性能、无回滞、且性能可匹敌甚至超越硅基铁电负电容晶体管的新技术也是研究的重点。基于此,本论文从锆掺杂氧化铪(HZO)铁电薄膜的原子层沉积工艺出发,探索晶粒特性调控方法;进一步阐明了铁电负电容晶体管的器件物理;最后研制出了比同等纳米节点硅基场效应晶体管(MOSFET)在漏端电压(V)更低下驱动电流和跨导更优异的碳纳米管铁电负电容晶体管。主要创新性成果如下:第一,基于原子层沉积法,保持HZO薄膜厚度相同的前提下,研究了Hf O/Zr O脉冲循环周期单元分别为1/1层、5/5层、10/10层以及15/15层对HZO铁电薄膜晶粒尺寸和分布的调控,在其中5/5的沉积条件下获得了铁电性增强、晶粒细化的HZO薄膜。进一步将HZO铁电薄膜的厚度微缩至～2 nm,表明该晶粒特性调控方法是有效的。(1)HfO/Zr O脉冲循环周期单元为5/5的HZO薄膜的平均晶粒尺寸更小,且尺寸分布的均一性更优。该结果表明Hf O/Zr O脉冲循环周期单元的优化可调控薄膜的晶粒尺寸以及均一性分布。(2)HfO/Zr O脉冲循环周期为5/5的HZO薄膜具有更优异的铁电性,剩余极化强度2P可增强至41μC/cm,约为其他条件制备的HZO薄膜的2倍。(3)将HZO薄膜厚度缩微至～2 nm,Hf O/Zr O脉冲循环周期单元为5/5层的HZO同样展现最小的晶粒尺寸9.3 nm以及最小的分布标准差2.6,单点的PFM测试同样表明该方法对超薄HZO薄膜的铁电性能仍具有一定的改善效果。其可能的调控机理为:合适厚度的Zr O层作为晶核调控层,使最终晶粒长大更均一。而合适厚度的Hf O层用于抑制晶核尺寸,使最终晶粒尺寸更小。第二,分别以单壁单根碳纳米管和低密度碳纳米管薄膜为沟道,制备了不同厚度的HZO栅介质以及HZO/AlO栅堆叠结构的负电容晶体管,分别探索了栅电容匹配、缺陷电容以及铁电多畴特性对负电容晶体管的性能影响,提炼了理想负电容器件的核心设计要求,并分析了负电容晶体管用于逻辑电路的可行性。(1)对于沟道缺陷态可忽略的器件而言,当铁电层电容(||)大于MOS电容()时,器件呈现无回滞工作,且||越接近,栅控放大因子越大。而当||小于时,铁电出现畴翻转,即出现与存储特性一致的铁电回滞。(2)对比富含缺陷态的碳纳米管薄膜以及缺陷态可忽略的单壁单根碳纳米管负电容晶体管发现,尽管缺陷电容可用于增大负电容匹配因子,但由于正反扫过程中缺陷态导致的电荷捕获和释放过程不对称,因此器件出现明显回滞,且稳定性较差。抑制缺陷电容是设计稳定负电容晶体管的重要前提条件。(3)利用准一维单根碳纳米管可实现沟道区域趋于铁电单畴调控的独特优势,发现铁电多畴特性会影响器件的开态电流和跨导稳定性,而铁电单畴调控是负电容晶体管的优化方向。第三,分析了碳纳米管在低功耗器件中的显著优势,以HZO为铁电层、碳纳米管为沟道材料构建了负电容晶体管,器件稳定无回滞且亚阈值摆幅小于60m V/dec。此外,在V=-0.3 V下实现了比硅基V=-0.8 V更优异的归一化电流以及跨导,验证了基于HZO铁电栅和驱动能力强的碳纳米管负电容晶体管在超低功耗、高性能集成电路中的巨大应用潜力。(1)理论推导了碳纳米管、硅、硫化钼、黑磷等半导体材料在超薄栅介质下的栅控能力对比,结合半导体材料的弹道系数、迁移率、量子电容、载流子有效质量等参数,分析了碳纳米管结合HZO铁电层构建负电容晶体管的意义。(2)通过合适的电容匹配和器件结构设计可同时实现稳定、无回滞、且亚阈值摆幅小于60 m V/dec的负电容晶体管。相比基于其他半导体材料的负电容晶体管,碳纳米管和HZO结合的负电容晶体管展现了更优异的开态电流以及跨导。(3)栅长为200 nm和40 nm的HZO栅碳纳米管负电容晶体管在V=-0.3 V下归一化开态电流和跨导远大于V=-0.8 V的硅基22 nm以及14 nm节点的Fin FET器件。

关键词： TCP/IP协议   C/S模式   Socket通信   多线程  

摘要： 为满足钻井作业数据采集实时性与加密等功能需求，设计并实现了钻井作业数据的实时远传系统。系统由井场客户端与数据中心服务端两部分组成，采用C#语言基于TCP/IP协议的Socket网络编程技术以C/S模式架构进行设计，并以多线程方式实现客户端与服务端的连接、收发功能，以及数据的压缩、解压、加解密、编解码、校验与远程功能。系统经现场测试，结果表明系统能够满足钻井作业数据远程功能要求，对于提升钻井作业数据实时性及准确率具有重要现实的意义。

关键词： 语音关键词识别   权重二值化神经网络   逐步量化   软硬件协同设计  

摘要： 语音关键词识别(Keyword Spotting,KWS)技术已普遍应用在人机交互设备中。尤其是在以电池为主的供电设备中应用广泛,对于此类设备低功耗是一个重要考虑的因素。基于此需求本文提出了一种基于优化的权重二值化神经网络(Binarized Weight Network,BWN)的低功耗语音关键词识别加速器。在算法上,针对于5dB到近麦克风的语音数据设计基于BWN的语音关键词识别系统。第一,本文针对神经网络训练提出了逐步量化方案,筛选出适合将网络权重量化到1bit的网络模型;第二,针对能量化为BWN的网络模型,采用软硬件协同设计的方法进行算法定制优化。整体算法能实现10个语音关键词的识别,同时在近麦克风语音环境下准确率为89.1%,在15dB语音环境下准确率为86.5%,在5dB语音环境下准确率为80.8%。在硬件上,以优化后的语音关键词识别算法设计电路架构。第一,比较性能高效型电路架构和低功耗电路架构之间的设计区别,低功耗型的BWN加速器架构功耗为性能高效性版本功耗的36.5%;第二,针对特定模块进行低功耗设计优化;第三,以低功耗型电路架构为流片版本,在后端设计时采用双电压设计方案,针对流片后不同工艺下的芯片进行低电压测试。本文电路实现采用TSMC 22nm ULL工艺,版图设计面积为0.6mm。对低功耗型电路架构进行流片实现。当工作频率为250k Hz,IO驱动电压为1.8V,SRAM电压为0.6V,逻辑电路电压为0.39V时可以实现对语音关键词的实时判断,HVT晶体管下芯片整体功耗约为7.9μW,KWS系统功耗为4.1μW。与VLSI’19的研究成果相比不仅做到多噪声环境下实现关键词识别,同时系统功耗仅为VLSI’19的22.4%。

关键词： 相位噪声   面向对象   用户操作界面   多线程   低频缺损补偿算法  

摘要： 相位噪声在工程和物理的许多领域都是一个关键问题,如振荡器、雷达、新兴的微波光子学以及更奇异的领域,如射电天文学、粒子加速器等。随着众多领域对高稳定度信号源需求的快速增长,高稳定度频率标准源的相位噪声的量值越来越小,并且测量难度进一步增加。近年来,相位噪声测量技术受到越来越多的关注。相位噪声测试仪实现对偏离载波1Hz-2MHz的相位噪声信号的测量,通过“模拟+数字”的设计将测得的相位噪声信息传送给上位机,上位机将接收到的数据进行计算分析、绘制波形并显示。本文从图形化界面显示、通道及环路的状态控制和数据传输处理这几方面进行软件需求分析,并根据需求分析确定软件系统的总体设计方案。本文主要研究以下方面:1.图形化界面显示功能。图形化界面是人机交互的主要渠道,其功能模块主要包括:菜单选择、波形绘制、坐标轴放大/缩小、标记信息管理、文件管理等功能。2.通道及环路的状态控制功能。通过串口接收状态帧数据,将正确解析的数据再次通过串口发送到硬件完成通道环路的状态控制。3.数据传输处理功能。通道环路的状态配置好后,数据接收线程采用在C#中加载动态链接库的方式实现数据接收功能。软件系统仍需对数据做互相关处理、低频缺损补偿等。4.低频缺损算法。本系统由于采用了锁相环技术,导致波形在低频段产生缺损现象。通过分析锁相环特性建立补偿模型,通过Matlab仿真验证模型的正确性,并最终应用在相位噪声测试仪中,实现低频缺损补偿。5.软件系统关键技术。该仪器软件系统还使用了多种关键技术,使用事件和自定义技术使得系统设计更加简单、人性化,使用多线程技术开发软件系统,使得程序的执行效率得到极大提高。

关键词： 无线充电   电磁感应   Qi标准   XIP  

摘要： 无线电能传输技术能使充电器摆脱线路的束缚,相较于传统有线充电方式具有更佳的便捷性、通用性和安全性,因此已经成为未来充电领域的重要发展趋势,具有重要的研究意义和应用价值。尽管如此,目前市场上的主流无线充电器普遍价格昂贵、功耗较大,因此不利于推广和普及。鉴于此,本文基于芯片内执行技术（Execute In Place,XIP）设计和实现一款低成本低功耗的无线充电发射系统,主要工作包括:⑴创新性地基于XIP技术设计无线充电发射系统存储架构,使得内核及上层应用程序直接运行于功耗较低的片外Flash,而将数据存储于SRAM,从而能够有效降低所需SRAM容量、芯片面积、制造成本以及系统整体功耗,并且在低功耗模式下可以直接关闭片外Flash供电以最大程度地降低系统的待机功耗。⑵基于片上系统（System on Chip,So C）框架设计适用于以上存储架构的硬件架构,首先设计适用于XIP模式的系统硬件架构,然后设计支持XIP方式在片外Flash中运行主应用程序的QSPI Flash控制器、支持任意PWM组合均可实现自由同步的PWM模块、基于过采样机制提高无线通信解码性能的ASK解调模块等关键硬件模块。⑶基于Qi无线充电协议设计适用于以上存储架构和硬件模块的底层驱动软件、Qi无线充电协议软件、物体和异物检测算法、频谱能量集中算法以及软件优化方案。其中,Qi无线充电协议软件包括了对系统主程序和无线充电程序的设计;物体和异物检测算法设计涉及如何通过Q值检测和功率损耗检测相结合的方式提高检测灵敏度;频谱能量集中算法设计涉及如何提高发射端的主频分量上的信号功率而降低谐波分量上的信号功率;软件优化方案则涉及如何设计Bootloader以维护嵌入式应用程序的升级和如何改进软件处理以进一步降低系统功耗。⑷从系统启动加载测试、Flash读写复位测试、低功耗性能验证以及传输性能验证四个方面对所实现的无线充电发射系统进行各功能模块测试验证,一系列测试结果表明所设计的无线充电发射系统具有较低功耗、充电性能稳定且传输效率较高,因此达到了本论文的设计目标。

关键词： 灵敏放大器   电路设计   单端位线负载   动态随机存储器  

摘要： 动态随机存取存储器（Dynamic Random Access Memory,DRAM）读写速度快，常用于缓存计算模块产生的实时数据。伴随数字信息时代的发展，移动终端中DRAM存储模块和计算模块的数据交换越来越频繁，所以计算模块访问DRAM存储单元较以往消耗更多的能量，低功耗DRAM的研究对提高移动设备的性能具有重要意义。　　本文分析了DRAM读写的整个操作过程，将前感应、后感应、IO传输和连续预充四个工作阶段作为一个周期，以探究位线和存储电容负载如何消耗电能。在此背景下，本文提出了一种基于单位线写结构的单端位线负载灵敏放大器模型，但不同于单位线写结构只适用于折叠位线阵列，该模型不仅可以应用于折叠位线阵列，也可以应用于开放位线阵列。无论是单位线写结构还是单端位线负载灵敏放大器，本质上都是一种单端位线负载方案，该方案的主要思想是通过行地址最低有效位信号参与控制灵敏放大器与参考位线的连接与断开，来减少参考位线上产生的功耗，这导致无论读写何种类型的数据，单位线写结构和单端位线负载灵敏放大器的目标位线和参考位线都会被放大到半摆幅电压。但半摆幅电压在连续预充阶段，一方面比传统的全摆幅电压消耗更多的电能，另一方面正向半摆幅（从VDD/2到VDD）带来更高的预充延迟。为了改进这两个问题，本文基于单端位线负载灵敏放大器模型设计了两种电路，一种是冗余电压放电单端位线负载灵敏放大器，另一种是位识别单端位线负载灵敏放大器。　　冗余电压放电结构利用下拉晶体管在额外的工作阶段放电VDD/2上的冗余电压。放电路径由两个等效的钳制二极管组成，放电阶段由独立的信号控制。与传统结构相比，读“0”总功耗降低62.1%，读“1”降低24.9%，读“0”写“1”降低39.7%，读“1”写“0”降低61%。　　位识别结构在读写数据“1”时放弃单端位线负载方案，参考位线放电到地因而无功耗产生，同时避免了正半摆幅电压造成的更高延迟。位识别逻辑只在与目标位线相邻的DQ节点被识别为零时才切断参考位线。与传统结构相比，读“0”总功耗降低61.0%，读“1”降低3.3%，读“0”写“1”降低33.9%，读“1”写“0”降低47%。

关键词： 低功耗有损网络   RPL路由协议   移动场景   计时器   优先级  

摘要： 无线传感器网络(Wireless Sensor Network,WSN)由大量低成本、低功耗的传感器设备组成,这些传感器设备监测环境并获取数据。国际互联网工程任务组设计了一种适用于低功耗有损网络(Low Power and Lossy Networks,LLN)的路由协议(Routing Protocol for LLN,RPL)。RPL最初主要适用于静态无线传感网络,然而移动性RPL目前广泛应用于诸多新兴领域,如智能家居及建筑、智慧医疗、资产监控等。本文在现有动态LLN路由算法的基础上,提出两种改进的移动性RPL路由协议,其主要研究内容及创新工作如下:第一,针对当前RPL研究中存在控制消息与备选父节点集冗余,应用场景不具有普适应,移动节点(Mobile Node,MN)与父节点断开链接后再发送寻路请求造成了切换过程中数据包丢失等问题,提出一种移动场景下的节点高效寻路RPL路由算法(Efficient Pathfinding RPL Routing Algorithm for Nodes in Mobile Scenarios,EPRPL)。EP-RPL包含四个优化思路:(1)修改控制消息的帧格式以区分MN和静态节点(Static Node,SN),实现了与标准RPL的兼容性;(2)采用自适应黑名单机制建立备选父节点集,降低了MN的处理时延和能耗;(3)基于MN的移动速度和随机移动方向,从备选父节点集中选择移出通信范围预估时间最长的节点作为最优父节点,适用于移动速度和方向随机的场景;(4)在链路中断前设定面向目的地有向无循环图(Destination Oriented Directed Acyclic Graph,DODAG)信息请求消息(DODAG Information Solicitation,DIS)计时器,以便于MN与当前父节点断开链路前及时切换到新父节点。仿真结果表明,EP-RPL协议在平均端到端时延、移动节点能耗、丢包率等性能指标方面均有明显改善。第二,针对当前移动RPL研究中存在MN寻路过程父节点选择度量值仅考虑当前备选父节点而忽略其上游链路能量,以及未合理考虑控制消息转发过程中丢失从而影响通信链路的成功构建等问题,提出一种动态LLN中基于链路节能的可靠RPL寻路算法(Reliable RPL Pathfinding Algorithm based on Link Energy Saving in Dynamic LLN,LESD-RPL)。该算法提出了三个优化思路:(1)修改消息帧格式以适应转发过程中不同的交互场景,保证了控制消息的兼容性;(2)基于网络深度和备选父节点的上游链路能量并结合优先级选择最优父节点,既避免部分SN不必要的能量消耗,又有效提升整个网络的生存时间;(3)启用可达计时器,有效避免了因控制消息丢失而导致的链路构建失败。仿真结果表明,LESD-RPL算法在中继节点能耗、源节点到目的节点的数据传输成功率、网络生存时间等性能指标方面均有明显改善。

关键词： 频率综合器   锁相环   有源混频器   低噪声   低功耗  

摘要： 近年来,微波多普勒雷达作为传感器用途越来越广泛,其收发机电路设计追求小型化、低成本、低功耗、高灵敏度等性能,其中频率综合器和混频器结构的设计对以上性能有着重大影响。频率综合器决定了发射机的输出频谱纯度,同时也影响着接收机解调噪声。混频器影响着接收机的噪声、线性度等,决定了接收端的信噪比。本文面向X波段雷达传感器应用,对多普勒雷达系统中的关键电路进行研究,基于130nm CMOS工艺对上述电路进行集成化设计。本文首先介绍了频率综合器中常用的锁相环结构,针对实际应用的指标需求,设计了一款电荷泵锁相环。其中对分频器电路进行了抗工艺和温度变化的优化,保证锁相环电路能够稳定工作。该芯片进行了版图设计和加工测试,在13.05mW的功耗下,实现了 10.3GHz-11.3GHz的频率锁定范围,频率步进12.5MHz,相位噪声-55.4 dBc/Hz@10kHz,-95.2 dBc/Hz@1MHz,杂散功率-35.5dBc。其次,基于电荷泵锁相环固有的问题和测试的结果,为了进一步降低功耗并优化相位噪声,本文设计了一款带内噪声优化的亚采样锁相环与倍频器级联的结构,其中实现了低功耗的堆叠式压控振荡器;为了提高性能的一致性和稳定性,本文利用环路反馈设计方法,设计了稳幅电路、占空比控制电路、恒跨导电路,从而稳定环路参数。最终仿真实现的性能为功耗5.7mW,输出频率范围9.6GHz-11.4GHz,最优相位噪声-126dBc/Hz@10kHz,-110dBc/Hz@1MHz,积分有效值抖动为188fs。接着,本文针对零中频接收机中使用的混频器结构进行研究,结合文献中的时变小信号模型分析方法,改进单平衡有源混频器的增益和闪烁噪声模型,设计了一款负阻谐振结构电流注入型低闪烁噪声有源混频器,并通过增加共栅管和可调元件、调整匹配电路,增强了电路的稳定性。该混频器仿真实现的性能为功耗3mW,电压转换增益30dB,低频噪声系数9.1dB@10kHz,高频噪声系数6.1dB@100MHz。

关键词： 盖革模式APD   读出电路   时间数字转换器   多回波检测  

摘要： 随着人工智能、自动驾驶和人类行为识别等概念相继提出,固态激光雷达(Light Detection And Ranging,Li DAR)技术不再局限于导弹制导和地质勘探等军用和民用领域,并逐步进入商业消费品视野,这使得相关应用与需求更加广泛。基于雪崩光电二极管阵列(Avalanche Photon Diode,APD)的面阵激光雷达三维成像系统可以实现对单光子的接收与识别,表现出高的灵敏度与准确度。然而,随着阵列规模的增加,对用于检测雪崩电流、量化时标的读出电路(Readout Integrated Circuit,ROIC)提出了更高的要求,小型化、低功耗和单像素多回波检测成为研究热点。本文聚焦APD阵列规模日渐增大,及单像素多回波检测的需求设计了一款低功耗多回波检测的盖革模式APD(Geiger-mode Avalanche Photon Diode,GM-APD)阵列读出电路。基于低功耗考虑,除少部分模拟电路使用5V CMOS器件外,其余皆使用1.8V CMOS器件。此外,在锁相环上使用全局门控技术(Global Clock Gating,GCG),锁相环仅工作在相应时间窗口中,且避免像素内部的start同步电路,精简电路设计,降低功耗;设计数据读出接口电路(Data readout interface,DRI),将量化数据储存读出,并采用移位时钟门控技术(Shift Clock Gating,SCG),避免移位寄存器冗余的读出动作,节省功耗。为实现多回波检测,本文设计时钟门控的主动淬灭电路(Active Quenching Circuit,AQC),将实现单光子捕捉的时序分为三个状态:复位、等待、淬灭,通过相应时序自行实现三个状态的循环,以此完成多回波的检测。同时,本文设计了相应的时间数字转换器(Time-Digital Converter,TDC),依次连续量化多回波检测生成的多个时标。该TDC使用粗细调结合的架构,其中使用格雷码计数器作为粗调,8相时钟作为细调。为了解决TDC采样时产生的亚稳态问题,计数器和8相时钟编码都使用格雷码,同时使用设计的动态D触发器代替常用的D触发器。本文对阵列非均匀性问题进行了初步的处理,保证阵列的电流增益基本一致。最后,在像素布局上,尽量共用时钟、电源、偏置等信号,像素背靠背设计,降低面积占用。基于0.18μm CMOS工艺,本文完成了128×32 GM-APD阵列读出电路的设计,并对单像素多回波检测进行了仿真验证。同时,本文设计的TDC量程为1μs,分辨率达到500ps。最后,基于有无GCG和SCG进行了功耗对比,在采用GCG与SCG下,128×32像素读出电路功耗从1368.7m W减少到464.6m W。

关键词： 抗辐照   SAR ADC   校准   低功耗   冗余  

摘要： 随着现代信息技术的高速发展,我们需要处理的信息越来越多。数字信号处理的方式有更高的可靠性以及更低昂的成本。想要通过数字设备处理自然界的模拟信号,则需要先将这些信号通过模数转换器（Analog to Digital Converter,ADC）转换成数字信号。ADC的种类有很多,每一种ADC都有着各自的优势特点和适当的应用场合。相对于其他的ADC来说,逐次逼近型（Successive Approximation Register）ADC不仅在结构上简单,而且它还具有功耗低,中高精度的特点,因此它广泛应用于温度传感器,测量测控,通信,仪器仪表等电子设备中。本论文设计了抗辐照12位自校准纯电容式逐次逼近型模数转换器。电路采用伪差分输入方式,它的结构相比于单端结构来说具有良好的共模抑制比,也不像全差分电路需要在输出将信号转成单端,增加电路的复杂性。数模转换器（Digital to Analog Converter,DAC）采用的是桥式二分段电容阵列。该电容阵列分为高低两段,高段6位电容,低段也是6位。除了需要的12位电容,我们外加了4个冗余位和3个分数位,采用二进制编码方式。针对低速高精度逐次逼近型模数转换器的失调、噪声以及精度等问题,论文的主要创新点包括:（1）冗余技术的使用,在二进制权重电容中插入额外的判断位,这个判断位和它相邻位权重相同。根据搜索区间理论,如果SAR ADC工作过程中,某些搜索区间存在重叠窗口,前面错误码字带来的误差就有可能被后面的码字补偿回来,使得SAR ADC有一定的容错空间。（2）校准技术的使用,为了减小面积,也根据噪声的考虑,单位电容取值比较小。由于工艺原因,造成了电容之间存在失配,这样使得各自权重存在偏差,为了提高SAR ADC精度,采用数字校准技术。（3）抗辐照技术的研究,根据辐照对电路产生的单粒子效应和总剂量效应,设计的SAR ADC不仅在电路上进行了抗辐照技术研究,更是在版图上也进行了抗辐照的技术的研究。