关键词： 低功耗   电荷泵   互补交叉耦合   中心频率   相位噪声  

摘要： 随着集成电路行业的高速发展,集成电路工艺的特征尺寸越来越小,7nm和5nm工艺已经实现量产,3nm也在布局中。市场对集成电路芯片的需求趋向高速、高集成度、低功耗、低成本。锁相环作为精准的片上时钟源,广泛应于各类主流芯片中,其中,电荷泵锁相环(Charge Pump Phase Locked Loop,CPPLL)拥有捕获范围大、可编程、锁定时相位误差小、高分辨率等优点,成为锁相环研究的热点类型。本文研究方向是低功耗电荷泵锁相环的设计。其核心子模块包含鉴频鉴相器(Phase Frequency Detector,PFD)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LF)、压控振荡器(Voltage Controlled Oscillator,VCO)和分频器(Divider,DIV)。本文从各模块的基本原理出发,对其进行建模并给出系统的连续时间线性模型和噪声模型。结合指标要求,对子电路进行结构选择,分析电路中的非理想效应,并给出结构优化的方向。基于二阶低通滤波器,利用MATLAB仿真系统的稳定性和相位噪声来辅助环路设计。最终完成了整个CPPLL核心电路和系统的设计,并完成版图绘制和后仿真。本设计工作电压范围为1.08～1.32V,兼顾tt、ss、ff工艺角和宽温度范围(-40～125℃)的设计,在工艺角和温度组合的条件下,CP的充放电电流失配在1%以内。VCO选用互补交叉耦合的电感电容振荡器,振荡的中心频率是2.4GHz,其相位噪声在偏离载波频率1MHz处为-123.8d Bc/Hz。整个PLL系统在锁定时的工作电流为1.78m A。

关键词： 相变速度   相变性能   稳定性   超晶格结构   晶粒尺寸  

摘要： 相变存储器(PCRAM)作为下一代最具有竞争实力的新型存储器技术之一,在近几年中得到迅猛的发展,有关产品也已经问世并且实现批量生产。在相变存储器技术如此高涨的发展势头下,与其相关的基础研究也成为信息、材料等相关领域的研究热点。PCRAM在众多存储器中的优势是明显的,例如:存储和输入速度快、疲劳性好、操作能耗低并且与CMOS工艺相包容等,但是PCRAM还存在一些需要解决的问题:1、相变材料在相变过程中稳定性与相变速度之间存在的矛盾;2、在RESET过程中功耗较高;3、传统相变材料的可靠性还需提高。相变材料的是现在相变存储器的基础和核心,相变材料的性能决定相变存储器的性能。本文基于课题组以及传统相变材料GeSbTe(GST)的研究基础上探索具有性能优良的新型相变材料,以VO为基本的研究材料,进而研究VO低功耗存储材料制备及器件性能、分析了VO以及VO与Sb、GeSb以及GST材料相互复合后的相变性能和其相变机理,进而改善目前PCRAM存在的稳定性差、相变速度慢和操作功耗低等问题,这对PCRAM的开发和研究都具有十分重要的意义。通过目前的研究总结出以下结论:(1)具有高速、多级存储性能的VO相变材料的研究。加热过程中,VO在320C和345C下发生相变,并且观察到VO两种明显的电阻突变,十年数据保持温度在200C,一维生长的结晶机制是快速相变的主要原因。相结构表明随着相变的进行,微晶相和多晶相相继形成。微区元素扫描显示V、O元素分布均匀。划痕试验表明,具有良好的附着力。在基于VO的相变存储器中实现了多级存储,低的SET和RESET电压(V～1.20V、V～2.80V),存储速度可达100ns,完成SET→RESET过程所需的功率为0.3m W,远远小于GST的1.22m W。结果表明,VO相变材料具有高的热稳定性、较快的相变速度和多级存储功能,这使VO在相变存储器中具有良好的应用前景。(2)超晶格结构的VO/Sb相变薄膜材料的制备和研究。通过制备超晶格结构的薄膜具有较精确的化学计量比和很好的分散性。与Sb薄膜相比,VO/Sb超晶格薄膜具有更好的热稳定性(T～240C,T～172.9C),VO/Sb薄膜中的晶粒受到VO的抑制而变小,用拉曼光谱观测到结构中存在着Sb-Sb和V-O键的振动峰,用透射电镜观察了结晶前后的多层结构,这些说明两种晶系间的相互作用提高了VO/Sb膜的稳定性,基于VO(1nm)/Sb(9nm)的相变存储器件具有较低的SET电压(V～2.24V),可以实现了超低功耗(2.25×10J)和超高速(8ns)SET→RESET操作,这使得VO/Sb超晶格结构在PCRAM中具有很好的应用前景。(3)复合多层VO/GeSb薄膜的稳定性与性能的研究。通过复合制备的VO/GeSb薄膜具有较高的晶化温度(～233C)、较大的非晶态电阻(～3.4×10Ω)和良好的数据保持温度(～171.2C)。当电极与电极接触时,薄膜的晶化率为85.5%。通过添加VO中间层,使GeSb薄膜的热稳定性和可靠性大大提高。VO/GeSb薄膜晶化前后表面粗糙度较小,这确保了电极与相变材料之间的接触。在晶化过程中VO/GeSb的结晶受到抑制,晶粒尺寸仅为5.0nm。基于VO(1nm)/GeSb(9nm)材料制备的相变存储器件(PCM)具有较低的SET电压(V～1.85V)。这些研究表明VO/GeSb复合多层薄膜具有较高的稳定性和较小的晶粒尺寸以及较低的操作性能,在高密度PCRAM中具有潜在的应用前景。综上,通过探索新型相变材料VO以及以VO为基的薄膜结构,寻求并改进其电学相变性能,是本论文的主要撰写思路。

关键词： 蓝牙技术  

ISBN: (纸本)9787512435179

摘要： 本书主要讲解Nordic公司开发的nRF52系列处理器的蓝牙低功耗开发与应用。在理论上分析了BLE蓝牙5.0协议栈的基本结构, 报货协议栈初始化、通用化访问规范GAP、蓝牙连接参数及蓝牙广播等内容。在应用上从BLE蓝牙的工程搭建、蓝牙从机服务的建立完成, 到蓝牙数据如何进行通信, 都进行了详细的介绍与总结, 同时通过代码编程带领读者进入实际的工程中。本书是作者多年应用经验的总结, 实例多, 有很强的实用性。

关键词： 低功耗   可靠性   功率控制   优化策略  

摘要： 无线物联网（The Internet of Things,IoT）包含大量的端节点,这些节点设备的电池容量有限,所以各个节点必须具备低功耗的特性。部署可靠的物联网对于城市物联网或工业控制领域尤其重要。为了确保这些物联网的服务质量要求,IoT需要提供较高的可靠性保证。但是,低功耗与可靠性之间存在内在的冲突:可靠性的提高通常会导致功耗的增加,就像传统的基于重传的可靠性一样。所以本文针对可靠性与低功耗的折衷关系,通过提出一种全面和科学的可靠性评估体系,对低功耗物联网进行传输可靠性检测。针对可靠性不能达到阈值的网络,提出一种基于功率控制的低功耗优化策略,确保数据在IoT中可靠传输的同时,将IoT设备的流量功耗降至最低。本文提出了一种基于AHP-模糊综合评价法的可靠性评估体系。在物理层和MAC层的性能基础上,提取设备从芯片和数据包中获取到的传输可靠性的性能指标,运用该方法评估低功耗物联网的传输可靠性,实现物联网的传输可靠性分析与传输质量监测,以保证物联网在充分利用无线资源的同时,保持低功耗与可靠性的平衡。并设计了可靠性数据采集模块,以及协调器（Coordinator）中的可靠性检测程序模块。当判断出传输可靠性低于规定的阈值时,数据重传导致能耗增加。因此,我们将提出一种低功耗物联网的功率控制优化策略,使得传输可靠性差的终端设备（End Device）以最优的功率进行发送,降低数据发送失败和重传的概率,提高传输的可靠性和稳定性,降低设备功耗。分别建立了节点能耗模型、信道模型和可靠性模型。根据策略建立了最优化问题模型,使用序列二次规划（Sequential quadratic programming,SQP）算法求解出最优发射功率,并进行仿真验证和分析。最后,我们对整个优化的过程进行了详细的系统设计,主要包括网络通信、可靠性检测和功率控制三大模块。通过简单实验,根据传输中获取到的指标数据,运用提出的可靠性评估体系对传输过程可靠性进行分析,比较应用低功耗优化策略前后可靠性的变化程度,验证了该优化策略保证了传输可靠性的前提。已经开发出许多方法来优化IoT的功耗和提高可靠性。但是,降低功耗的方法反过来会影响网络的可靠性。这种关系在工业应用中尤为重要,而本文将可忍受的延迟扩展为传输过程的可靠性,将电池寿命扩展为设备功耗,研究传输可靠性约束下的低功耗优化策略。

关键词： 神经网络处理器   混合精度   FPGA   低功耗   可配置  

摘要： 近年来,卷积神经网络（CNN）作为深度神经网络的子类得到了广泛的普及。CNN彻底改变了诸如自然语言处理,图像分类和语音识别等任务的执行。通常,CNN可以通过CPU、GPU、ASIC、FPGA等平台实现。在人工智能物联网（AIOT）设备方面的应用,对于便携性和低功耗有更高的要求,另外需要针对不同精度类型的算法模型设计不同的神经网络处理器。而论文提出了一种基于FPGA平台设计的混合精度神经网络处理器,支持不同精度需求场景下全精度神经网络模型和二值神经网络模型的切换,并满足了便携性和低功耗的需求。论文先介绍了神经网络处理器的研究背景与意义,再对该领域国内外研究历史及现状进行简要概述。随后介绍了神经网络相关的基础知识和可用于搭载神经网络的FPGA实现平台,并描述了硬件实现基本参考架构。然后,论文详细阐述了实现在本处理器上的全精度神经网络算法模型的基本架构。同时,还对二值权重神经网络算法的原理进行了介绍,为二值神经网络的训练和实现提供了理论支持。为了适用于不同精度神经网络算法模型,论文根据提出的算法模型结构设计混合精度神经网络处理器。论文提出的处理器采用了按行存储和基于“簇”读取特征图的策略,提高了数据复用性和读取效率。同时针对全精度和二值神经网络模型的两套不同权重,提出了混合精度权重存储方案,减少了权重读取时的地址访问。论文的处理器设计了两种工作模式,可利用同一处理器实现不同精度神经网络模型的切换。另外,论文提出的处理器还可以根据指令配置不同的神经网络模型结构以适用于不同应用场景。为了分析和验证设计的处理器,论文先在不同的数据集下分别训练了拥有较好准确率的全精度神经网络模型和二值神经网络模型,并给出两种精度模型的准确率以及硬件资源占用分析。再利用System Verilog语言编写脚本来模拟硬件的数据处理,测试了硬件实现的识别准确率。并且在Vivado设计套件上对处理器进行了功能仿真,与模拟硬件对比输出结果一致,验证了硬件实现的正确性。接下来在ZYNQ-7045开发板上以100MHz的时钟频率对本处理器进行了硬件实现,全精度模式下运行功耗实测为8.3W,二值模式下运行功耗实测为7.1W。最后,对论文的研究工作进行总结和展望,确定了后续工作提高和完善的方向。

关键词： 浅层地震勘探技术   分布式   八通道   FreeRTOS   低功耗  

摘要： 伴随着城市经济飞速发展和人口的大量涌入,城市地下空间探测经验的欠缺和城市管理水平不足的问题凸显,一些城市相继发生了地铁路面塌陷、工程管道线路泄露爆炸、地下空间积水和内涝等事件,给城市的发展和人民群众的安全问题敲响了警钟。为了有效、充分和安全的进行城市地下空间开发,高效准确的探测工作是城市地下空间安全开发的先决条件,浅层地震勘探技术通过分析采集的数据来确定不同地层的分界线和具体厚度、所探测区域地下空间的具体形状、地层的构造类型等信息,有利于帮助本系统安全准确的确定适宜开发城市地下建筑物的具体深度和位置区域等信息。本文从城市地下空间浅层地震勘探技术方面展开研究,以地震波反射法作为理论基础,针对现有城市地下空间浅层地震采集系统的噪声大、功耗高、实时传输不稳定、动态范围较小和施工繁杂等问题,提出了一种切实有效的设计方案。首先针对噪声过大的问题,通过设计前端调理电路、防浪涌二极管、小波纹电源芯片及高精度和低噪声的模-数采集芯片;为了满足长时间野外工作和避免频繁更换电池,本文通过硬件层面、驱动层面和系统层面进行优化改进不必要的损耗,硬件层面主要是选择低静态电流和高效率的电源芯片、优化原理图电路和电路板布局等,驱动层面是根据实际需要来选择采集芯片AD7768、测试芯片AD9837等器件的具体工作模式,系统层面是在Free RTOS(Free Real Time Operating System)嵌入式操作系统里应用Tickless低功耗机制;针对现有实时传输速率较慢的问题,本系统通过双网口以太网收发器进行接力式数据传输;针对传统城市地下空间浅层地震勘探动态范围不足的问题,设计了宽频带、大动态范围、高信噪比的硬件系统;针对目前严苛的城市施工环境,本文设计了集小型、轻便、易携带、防尘防水等优点的金属仪器外壳。考虑到上述要求,本文研究内容主要包括整体硬件电路的设计、下位机系统移植和程序开发、FPGA(Field Programmable Gate Array)的逻辑设计和数据交互程序设计,达到了系统采集功能测试、数据采集、存储和传输等目标。最后,完成了城市地下空间浅层地震数据采集系统样机并对该样机进行性能指标测试和锤击震源实验。测试的结果达到了预期的设计目标,仪器工作正常,并且各个模块之间和上下位机之间的通信稳定可靠。

关键词： 后端设计   低功耗设计   电源关断技术   通用功耗格式文件   电压降  

摘要： 近年来,集成电路(Integrated Circuit,IC)遵循着摩尔定律快速发展,其工艺、设计以及电子设计自动化(Electronic Design Automatic,EDA)工具也随之不断进步。在集成电路的工艺节点越来越先进以及集成度不断提高的前提下,芯片的设计过程中不仅需要对面积和性能进行折衷,在便携设备中功耗的重要性也逐渐显现出来。除此之外,芯片的供电网络上过大的电压降会导致标准单元的延迟增大以致于时序更难收敛,甚至会使芯片的功能失效。因此控制电压降以及更好的实现低功耗技术已然成为数字电路后端设计者必须解决的问题。本文基于Cadence公司推出的布局布线工具Innovus进行了关于低功耗物理设计的研究。针对一款28nm的智能语音芯片对功耗极为看重的要求,结合通用功耗格式文件(Common Power Format,CPF)功耗约束文件实现了此芯片的低功耗物理设计。为了满足芯片的低功耗特性,需要某些模块在空闲时能够独立完成关断过程,因此对芯片划分了六个电压域,使用电源关断技术从而达到降低芯片静态功耗的要求。本设计以更好地实现电源关断技术从而降低静态功耗为目标,完成了芯片的物理设计并满足电压降签核条件。根据电源关断技术的理论可知,电源开关的选用会影响电路上电结果中尖峰电流的大小。在后端设计过程中需要解决尖峰电流引起的电压降升高与设计要求的唤醒时间相权衡的问题。为了解决上述问题,本文提出了一种基于菊花链的计算模型,建立了时间与尖峰电流和瞬态电压的计算关系。使用此计算模型可以对电路中使用电源开关的电压域预先进行上电过程仿真,以便于对可能出现的尖峰电流加以预防。最后根据不同型号的电源开关对峰值电流的影响进行分析对比。仿真结果表明,本项目在实现电源关断技术后,在Deep sleep模式下只有常开区域上电,因此静态功耗大致降低68.78%、Sleep模式下降低22.08%、Sleep1模式下降低11.91%、Active模式下降低10.16%。实现电源关断技术降低静态功耗的同时,通过功耗仿真软件完成的上电分析结果与电源开关计算模型的仿真结果的对比,证明了此计算模型具有正确性与实用性。综上所述,电源关断技术的实现使得静态功耗明显下降,并且在菊花链模型中选择合适的电源开关型号有利于尖峰电流的控制。

关键词： 电荷共享   单粒子翻转   单粒子双节点翻转   单粒子三节点翻转   低功耗  

摘要： 随着集成电路（IC）制造技术向深纳米技术时代发展,电路的集成度和性能得到了显著改善。然而,随着电路节点的临界电荷随着电路集成规模的增加而不断降低,尤其对于特殊环境下的关键应用,辐射引起的可靠性问题也变得越来越严重。即使是陆地环境中的辐射粒子也可能导致软错误。软错误包括单粒子翻转、单粒子瞬态、单粒子多节点翻转等。由于近年来先进工艺的特征尺寸急剧减小以及电荷共享效应,单粒子撞击的也可能导致多个节点同时发生翻转。如果这些翻转发生在时序电路中,它们可能会导致数据损坏、执行错误,甚至系统崩溃。这促使我们设计高度可靠的容软错误电路,尤其是在恶劣辐射环境下的航空航天应用中。本文针对纳米工艺下集成电路易遭受高能粒子轰击产生软错误,造成三节点翻转和由于容错而产生高阻态的问题,在分析和总结前人加固方案的基础之上,设计并提出了两种锁存器设计加固方案:（1）基于三模冗余的完全容忍三节点翻转的加固锁存器（HRPDNUL）;（2）新型低开销的完全容忍三节点翻转的锁存器（LCOTNUTRL）。HRPDNUL锁存器由3个HRPUL单元,三个反相器和一个钟控反相器构成。每个HRPUL由四个互锁的C单元组成,HRPUL单元能提供良好的单节点翻转自恢复能力,并且利用传统的三模冗余思想,将单节点翻转自恢复单元进行组合优化,使锁存器能够完全容忍三节点翻转。通过HSPICE仿真分析表明,该锁存器以牺牲20.65%的面积开销为代价,延迟降低了 25.97%,功耗降低了 42.41%,功耗延迟积降低了 67.57%。LOCTNUTRL锁存器由两个单节点翻转自恢复单元构成,并在输出端使用四个反相器,利用电流竞争来阻止软错误的传播,就避免了因使用C单元产生的高阻态,使得电路的稳定性加以提升。HSPICE仿真实验表明,LOCTNUTRL能完全容忍三节点翻转,并且延迟降低了 57.74%,功耗降低了 7.7%,面积开销降低了11.74%,功耗延迟积降低了 63.59%,锁存器对工艺、电压和温度变化不敏感,所以该锁存器可以更可靠的适用于航空航天等一些关键应用中。图[38]表[8]参[73]

关键词： 低功耗   UPF   System Verilog   门控电源   电压域  

摘要： 随着So C设计的复杂度越来越大,现如今对于消费类电子功耗要求也越来越高,与之而来的在芯片设计行业中的低功耗技术也层出不穷,各大芯片公司的重视程度也越来越高。比如拿Wi Fi芯片来说,在其设计过程中功耗主要体现在静态功耗(Static Power)和动态功耗(Dynamic Power)两部分,相比于以前的工艺制程,芯片设计时其实只是关注的是动态功耗,但是现在随着工艺制程的不断发展,特别是在现如今主流的工艺制程下,静态功耗也是非常重要的。从可穿戴设备到数据中心,几乎所有的集成电路产品都将低功耗作为一个设计重点。这一趋势在半导体生态圈内已经形成了一股强大的风暴。现有的方法学需要修正,技术需要改进,期望值需要调整。但即使所有方面都重新定义,功耗带来的问题依然会存在。本文的主要工作是通过对一款低功耗Wi Fi芯片的低功耗设计和仿真验证,提出了一种高效合理的低功耗设计方案,并针对设计中采用的低功耗技术,搭建了一套高效可行的低功耗仿真验证环境。论文首先研究了芯片中的功耗来源和目前常见的低功耗设计技术原理,又对此款Wi Fi芯片的多种工作模式和电源域划分进行了介绍,并说明了每种工作模式下各个电源域的开关情况,设计中采用的低功耗设计方法有门控时钟技术、门控电源技术、多阈值电压技术、多电源域技术等,随后采用Synopsys公司的统一功耗格式标准UPF进行低功耗设计实现,详细描述了UPF对电源域、电源网络、门控电源、电源状态表、电平转换器、隔离单元、保持单元的描述。然后,基于芯片中采用的低功耗设计方法,创建了相应的验证计划,包括验证的功能点分解、测试用例构建和覆盖率要求等;根据验证计划构建了基于System Verilog的系统级仿真验证环境,并对验证环境的结构和各个组件的实现进行了详细介绍,根据待测设计的输入输出端口设计了接口interface,根据不同测试用例所需的激励设计了驱动器driver,根据所需要验证并监测的功能点设计了监测器monitor,根据各个电源域的控制信号时序和芯片IO信号时序利用脚本设计了断言语句,并针对需要验证的主要功能设计了功能覆盖率等。在不同的低功耗工作模式下,如Light Sleep Mode、Deep Sleep Mode,主要对各个电源域的电源控制功能、隔离单元的正确使用以及不同功耗场景下的功能进行了仿真,验证了系统级的电源开关流程。从仿真日志、仿真波形和覆盖率三个方面对前仿真的结构进行了详细的分析,并从波形方面对功能仿真和门级仿真结果进行了对比,对比结果表明设计功能达到了目标,覆盖率要求也基本达标。最后又利用PTPX功耗分析工具对芯片进行网表级的功耗分析与评估,验证芯片的低功耗设计方案达到预期大幅度降低功耗的效果。

关键词： 低功耗   静态随机存储器   隧穿场效应晶体管   正偏P-I-N电流  

摘要： 金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)的特征尺寸随等比例缩小规则不断减小,导致其亚阈值摆幅、电流开关比等性能变差,由其构成的静态随机存储器(Static Random-Access Memory,SRAM)的静态功耗较高,阻碍了其在低功耗设备中的应用。而隧穿场效应晶体管(Tunnel Field-Effect Transistor,TFET)拥有较低的亚阈值摆幅、极低的泄漏电流以及良好的电流开关比等优点成为了在低功耗SRAM设计中替代MOSFET器件的最好选择之一。但由于TFET器件源漏极电压差小于零时存在不受栅极控制的正偏P-I-N电流,堆叠使用时导通能力变弱等问题,阻碍了TFET器件在低功耗SRAM中的应用。本文设计了一种基于TFET器件和MOSFET器件型11管SRAM单元电路。该单元电路充分利用TFET的器件优势,并利用MOSFET器件避免了TFET器件的正偏P-I-N电流,降低了SRAM的静态功耗,增加了SRAM单元的稳定性。此外,该SRAM单元在位交织结构的存储阵列中能够避免半选问题。最后,针对TFET器件堆叠使用时导通能力较弱的问题,本文采用写辅助技术从而增强了SRAM的写能力。在性能上,本文对提出的11管SRAM单元进行了仿真分析,并与一些典型TFET SRAM单元进行了对比,分析了在不同电源电压情况下SRAM单元的稳定性。结果表明,当电源电压为0.8V时,本文提出的11管SRAM单元的保持和读静态噪声容限比源极外接6管TFET SRAM单元和7管TFET SRAM单元增加了48%,写静态噪声容限比源极外接6管TFET SRAM单元和7管TFET SRAM单元增加了39%,比10管TFET SRAM单元的写静态噪声容限增加了75.7%。在读速度上,源极外接6管TFET SRAM单元和7管TFET SRAM单元受到存储阵列大小的影响,而本文设计的11管SRAM单元的读速度则不受存储阵列大小的影响。在写速度上,本文提出的11管SRAM单元比10管TFET SRAM单元的写速度提高了27.8%。在功耗方面,本文设计的11管SRAM单元在静态功耗上与10管TFET SRAM单元相近,比源极外接6管TFET SRAM单元和7管TFET SRAM单元降低了5个数量级,在读功耗和写功耗上也优于其他SRAM单元。可见本文提出的11管SRAM单元实现了低功耗设计目的并且增强了单元写能力和稳定性。