关键词： 低压差线性稳压器   低静态电流   耗尽基准   电流自适应技术   低功耗  

摘要： 随着集成电路的发展和电子产品的快速革新,人们对电源管理芯片的性能要求越来越高,低压差线性稳压器(LDO)凭借低成本、低功耗、纹波小和结构简单等优势在电源管理芯片市场上占有重要地位。当前便携式电子产品要求有更长的续航时间,通过减小静态电流可以减小对电池的消耗,延长电池寿命。在研究学习了LDO的基本理论知识后,设计了一款适用于便携式电子设备的超低静态电流LDO,主要包括基准电压源、误差放大器、动态缓冲器、功率管反馈级和电流自适应电路等模块。为了实现超低的静态电流,采用亚阈值区的偏置电路,给各个模块提供纳安级电流;设计了一种耗尽型低功耗基准电压源,给误差放大器提供基准电压;将误差放大器设计在亚阈值区工作,进一步降低静态电流;加入动态缓冲器来增强控制电压摆率,提高瞬态特性;同时基于传统的电流自适应技术设计了一种自适应电流跃变电路,实现空载时具有超低的静态电流,带载时具有良好的瞬态响应特性。为了使系统在全负载范围内保持稳定,在环路中引入动态的零点进行追踪补偿。此外,还设计了温度和限流保护等辅助电路。本文的LDO电路基于CSMC 0.5μm CMOS工艺进行设计,采用Cadence软件进行仿真验证,仿真结果满足设计指标,并完成整体电路版图设计。芯片实测结果表明:在输入电压2.5～5V范围内,可稳定输出1.8V,最大负载为300m A,在轻载50m A范围内负载变化时过冲电压小于60m V,可在-40～85℃的温度范围内正常工作。空载时,整体电路的静态电流低至380n A,实现超低静态电流的设计指标。

关键词： 无线传感器网络   路由器   低功耗   同步休眠  

摘要： ZigBee协议中规定,路由器负责实现维持ZigBee网络特性,协助电池供电子设备的消息传递,同时扩展网络的覆盖范围。路由器为保证及时通讯,让电池供电子设备迅速进入休眠状态,路由器需电源供电,无休眠。本文提出了路由低功耗优化的解决方案,采用时间同步的方式,在少量增加终端能耗和运算的情况下,显著降低了路由器能耗,实现了路由器电池供电的目的。

关键词： 存算一体   读出电路   低功耗   电流取样转换电路   逐次逼近型模数转换器  

摘要： 基于非冯诺依曼架构的存算一体（Computing-In-Memory,CIM）芯片在处理卷积神经网络算法领域展现了独特的优势。该架构芯片的核心组成是存算器件构成的存算单元阵列,存算单元输入、处理和输出信号均为模拟信号,读出电路负责将存算单元以电流形式输出的运算结果进行取样量化。存算一体芯片意在突破冯诺依曼架构带来的访存功耗墙瓶颈,且该架构芯片中的阵列和读出电路具有高密度的寄生负载,因此面向存算一体芯片的低功耗读出电路研究与设计成为了一个重要的课题。本文设计的低功耗读出电路包括电流取样转换电路和模数转换器（Analog to Digital Converter,ADC）。读出电路的工作流程包括两个步骤,电流取样转换电路将存算单元的输出电流取样并转化成电压,模数转换器将电压量化输出。论文的主要工作内容如下:首先,研究存算一体芯片的应用领域及存算架构。卷积神经网络算法中,90%以上的运算都是矩阵乘法或加法运算,基于存算一体架构的芯片可以高效地在存算器件内实现该运算功能。读出电路负责将存算单元的运算结果量化输出,读出电路精度、速度、功耗和面积影响着存算一体芯片的运算精度,能耗比和集成度。综合考虑存算一体芯片对读出电路的需求,提出了基于新型电流取样转换电路和低功耗逐次逼近型（Successive Approximation Register,SAR）ADC的读出电路架构。接着,对新型电流取样转换电路展开设计。电流取样转换电路作为读出电路中的一个核心模块,负责将存算单元的电流信号取样并进行电流电压转换。本文设计的电流取样转换电路具有以下创新点:可以为存算单元的输出端提供稳定的钳位电压并进行高精度的电流取样;消除了复制电路中的器件靠近截止区带来的误差,支持在单电源系统中实现地轨输出的电流电压转换,下一级ADC无需再引入用来消除直流偏置的参考电压和缓冲电路;通过控制电路中的开关网络实现多量程的电压输出,可以根据存算单元数据稀疏度匹配ADC的动态范围。本文设计的电流取样转换电路有利于大规模的阵列集成,功耗主要由存算单元的输出电流决定。然后,设计一种8位5 MS/s的SAR ADC。SAR ADC作为读出电路中的另一个核心模块,负责将电流取样转换电路的模拟输出电压量化为数字信号,完成对存算单元信号的读出。在SAR ADC电路中,采样开关、比较器、模数转换器（Digital to Analog Converter,DAC）电容阵列基于模拟电路设计方法实现,采用带有自举电容的开关电路,消除采样保持的原始输入信号失真问题;采用具有较宽动态输入范围的比较器,引入预放大级和锁存结构,减小了SAR ADC的失调和功耗开销;采用电容上极板采样方式,减小了电容阵列的面积;SAR控制逻辑采用同步逻辑时序以适应不同速度的应用场合。最后,对读出电路进行版图设计及后仿验证。读出电路内核面积为80μm*90μm,在1.2 V工作电压下,带有寄生参数的读出电路后仿真结果为:读出电路整体功耗为85μW,信噪失真比为44.08 d B,无杂散动态范围达到了49.14 d B。结果表明,本文设计的读出电路具有低功耗,小面积和高精度的性能,符合存算一体芯片的应用需求。

摘要： 意法半导体(STMicroelectronics)推出了新一代超低功耗微控制器STM32U5系列,以满足穿戴、个人医疗、家庭自动化和工业传感器等对低功耗有严格高要求的智能应用设备。STM32 MCU基于高效节能的Arm Cortex-M处理器处于市场领先,已经被广泛应用于家电、工业控制、计算机外设、通信设备、智慧城市及基础设施等数十亿个设备中。新的STM32U5系列应用高能效的Arm CortexM33内核,集成意法半导体专有的创新节能技术和片上IP,在提升系统性能的同时极大降低了系统功耗。

关键词： 中继通信   无人机群   抗干扰能力   强化学习  

摘要： 基于无人机群的通信网络具有能量及带宽受限、信道状态变化快的特点，因此易受干扰攻击的威胁，引发通信性能下降、电能耗竭以及网络崩溃等一系列严重后果。无线通信中继技术可以提高无人机群的通信质量以及抗干扰能力。传统的中继抗干扰功率控制方案往往依赖于已知的信道变化模型和固定的干扰机模型，难以对抗实施动态策略的智能干扰攻击。论文研究基于博弈论的无人机群抗干扰可靠传输模型，提出了基于强化学习的无人机群低功耗中继抗干扰机制，帮助抵御智能干扰攻击，均衡提升无人机群的通信质量和能量利用。　　论文首先构建了分布式的无人机群中继抗干扰通信方案，并在此基础上建立了无人机群与智能干扰机之间的静态攻防博弈模型。对该博弈模型的分析揭示了无人机群信道增益、源无人机发射功率、干扰机策略等因素对中继抗干扰传输质量和无人机能耗的影响。此外，论文还分析了不同网络场景下博弈双方的纳什均衡策略，为动态博弈下无人机群的中继策略优化方案设计提供了理论指导。　　针对无人机群抗干扰动态博弈，论文提出了基于强化学习的无人机群低功耗中继抗干扰可靠传输方案。该方案突破传统抗干扰技术对信道变化模型和干扰攻击模型的依赖，动态优化每架无人机的中继决策，不仅提高了网络的通信质量，还降低了中继能耗。针对具有较强计算能力的无人机，论文还提出了基于深度强化学习的低功耗中继抗干扰可靠传输方案，利用深度神经网络压缩中继无人机的状态空间，在应对较大规模的无人机群时也能够快速优化中继策略，从而进一步降低了无人机群能耗，提高了通信质量。在模拟了由5架飞行高度为50米的小型无人机组成的抗干扰通信系统下的仿真实验结果表明，与基于动态规划算法的固定中继功率方案相比，当最大干扰功率为100毫瓦时，所提方案能够在约10分钟内将传输消息的平均误码率从10-4降低至10-7，并降低了22.8％的中继能耗。

关键词： 存内计算   神经网络   RRAM   被动稳压电路   权重映射   量化误差  

摘要： 近年来,人工智能飞速发展并在许多领域得到了应用。然而神经网络庞大的数据量对硬件的密集型数据处理能力是一个新的挑战。传统的冯诺依曼结构由于存储器和处理单元的分离,需要多次地存取数据,形成了“内存墙”问题。而存内计算架构通过赋予存储器计算功能解决了数据存取的问题,非常适合用于实现神经网络等高数据密度的应用。一些新型的阻值非易失性存储器的出现,为低功耗,高集成度的存内计算核的实现提供了更多可能。现有的存内计算核设计以模拟计算为主,需要使用数模转换器(Digital to Analog Convertor,DAC)、模数转换器(Analog to Digital Convertor,ADC)接口来保证正确的计算功能,而大量的数模接口带来了功耗和面积问题。同时,非易失性存储器的一些非理想特性也对电路精度造成了不小的影响,增加了高精度存内计算核的设计难度。为了解决上述的功耗、精度问题,本论文首先分析了现有的几种存内计算核的结构设计,并提出了一种以被动稳压电路、1R1T存储单元和电容电压隔离晶体管实现的低功耗存内计算核设计,达到了较好的计算能效和较高的线性度。同时本论文以阻变式存储器(Resistive Random Access Memory,RRAM)为存储器对其进行了建模,针对其器件非一致性带来的映射误差问题进行了分析,并提出了与所设计的存内计算核相结合的伪二进制算法及位线权重映射算法,取得了量化精度的提升,也减小了神经网络部署后的精度损失。电路仿真显示,所设计的存内计算核在8bit的量化计算位宽条件下达到了67.26TOPS/W的计算能效。256*256的8bit权重阵列功耗仅为3.61m W,吞吐量则为242.8GMACS。通过蒙特卡洛仿真和PVT仿真也验证了电路拥有较好的线性度和鲁棒性。软件方面,仿真显示使用伪二进制量化和位线权重映射策略的算法使得神经网络的权重映射误差减小,从而减少了准确率的下降。在8bit量化条件下,在Alex Net和VGG16上(ILSVRC 2012数据集)分别提升了2.46%和3.47%的top-1准确率。

摘要： 为满足嵌入式应用对功耗、性能、面积(PPA)的更大需求,新思科技近日宣布,已使用全新的128位ARC VPX2和256位ARC VPX3 DSP处理器扩展其Design Ware ARC处理器IP核组合产品。新增的产品与性能更高的512位ARC VPX5 DSP处理器采用了相同的VLIW/SIMD架构,可有效将功耗和面积降低2/3。ARC VPX DSP IP核系列可通过优化嵌入式工作负载所需的独特PPA来帮助开发者们实现更高的设计灵活性,这些嵌入式工作负载包括Io T传感器融合、雷达和激光雷达处理、发动机控制、声音/语言识别、自然语言处理和其他边缘AI应用等。

关键词： 舰船   动力系统   低功率电子电路   故障检测  

摘要： 当前,在舰船动力系统运行中使用大量低功耗电子电路替代传统的导线传输电路,起到降低电能损耗的作用。由于低功耗电子电路在使用中会出现隐性故障,所以需要实现对电子电路设备状态的检测,及时采集故障信息,做好故障排除工作。本文分析舰船动力系统低功耗电子电路故障检测需求,并从功能设计、软件设计和硬件设计3个方面入手,提出电路故障检测系统设计方法,以及小波分析在电路故障检测中的应用,通过对比实验研究表明,基于小波分析的电路故障检测能够保证数据获取的精确度。

关键词： 心电信号   便携式设备   低功耗   模数转换器   特征参数提取  

摘要： 近年来随着我国心血管疾病患病率的不断上升和国民对医疗保健重视程度的提高,未来的医疗方式将把重点从医生转向病患,从医院转向个人终端,这要求生物医疗设备的小型化、便携化,变相刺激了便携式和可穿戴医疗电子设备的产业发展。另一方面,无线体域网(Wireless Body Area Network,WBAN)、人体通信技术(Human Body Communication,HBC)、大规模集成电路以及数字信号处理技术为生物医疗设备的小型化、便携化提供了系统解决方案。心电信号是人体中十分重要的生物电信号,它可以反映人体心脏健康状态,对防治心血管疾病有重大意义。然而,心电信号属于稀疏信号,其所在频率低、幅值小,容易受到生物电极阻值、极化电压、50/60 Hz电源线工频干扰、运动伪影、肌电信号等的干扰,因此,对便携式心电信号采集系统各项指标均提出了较高的要求。本文从便携式心电信号采集系统基础理论分析入手,开展了模拟前端电路、模数转换器(Analog-to-Digital Converter,ADC)与特征提取模块的研究与设计,突破了斩波调制与电荷缓冲、模数转换器低功耗设计、特征参数提取模块预处理与自适应阈值迭代等关键技术,为心电信号采集系统的提供了技术方案。针对心电信号采集中的各项干扰和噪声,本文从模拟前端电路指标出发,设计了低功耗、高性能模拟前端电路,该电路集成了电容耦合斩波放大器模块、可编程增益放大器模块、可编程低通滤波器模块以及电荷缓冲器模块。其中,电容耦合斩波放大器抑制了极化电压的影响,斩波技术的引入消除了电路的1/f噪声和仪表放大器失调,可编程增益放大器实现了不同心电信号强度的最大信噪比,可编程低通滤波器将斩波引入的高频杂波滤除以防止后续模数转换器出现信号混叠现象,电荷缓冲器消除了由于采样时电压跌落引起的采样误差。模拟前端电路后仿结果显示,该前端电路等效输入噪声仅为0.6μV,输入阻抗为1.38 GΩ共模抑制比为116 d B,电源抑制比87 d B,功耗为48μW。针对心电信号的稀疏特性,本文提出了适用于心电信号预测的动态追踪算法,并基于该算法定制化设计了一款12位低功耗模数转换器,该模数转换器完成心电信号数字转换的同时,可以输出预测信息,配合本文设计的QRS波探测器可以对心电信号中的QRS波进行识别,解决了心电信号中心率提取的问题,同时大大缓解了信号在传输和存储的硬件开销。基于130 nm互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)工艺对心电信号采集系统进行了电路和版图设计。心率提取模块测试结果显示,模数转换器有效位数为10.85位,最低功耗为900 n W,特征参数提取电路可有效检测QRS波群。针对心血管疾病早期预警问题,本文提出一种码字重组量化智能病理识别模块,该模块可输出一路特征信号K值,可表征输入信号特征,并用于制作病理识别的学习集和测试集。同时,本文提出一种基于卡尔曼滤波理论的自适应阈值迭代技术,可快速的响应输入信号的变化,提升QRS波中R波检测的准确性。基于130 nm CMOS工艺对码字重组病理识别模块进行了电路和版图设计、流片、封装和测试,流片测试结果显示,病理识别模块中模数转换器有效位数为9.38位,功耗低至40 n W,面积仅为0.11 mm,同时输出的K值通过片外病理识别的系统模型进行病理识别验证。实验结果表明,该模型对4种常见的心血管疾病的病理识别准确率在96%以上。

关键词： SSD控制器   PCIe接口   NVMe协议   多线程   通用验证方法学  

摘要： 随着全球经济的发展,信息技术得到了广泛使用。云计算、虚拟服务器和AI等行业的兴起,对存储器的性能要求越来越高。传统的机械硬盘已不能满足这些高性能需求。固态硬盘凭借体积小、功耗低、噪音低、速度快、抗震性好等优点,在多个领域得到了广泛应用,因此分析它的结构并提高性能十分重要。SSD的关键组件是控制器和存储介质,高性能的SSD其内部有独立的ARM核实现FTL算法。从固态硬盘的结构出发,要提高性能可以从以下几个方面考虑:选择性能更好的存储介质、优化控制器的设计、采用链接速度更高的软件接口标准。如今,存储器的性能瓶颈已经从底层存储介质部分上升到了顶层的控制器性能部分。因此本文从优化控制器这一角度出发来提升SSD的性能。本设计选用PCIe作为主机与SSD交互的接口,Nand闪存作为主要存储单元,同时遵循NVMe软件协议。在PCIe接口SSD控制器基础上,为提高Host访问固态硬盘的效率,通过增加负责轮询检测CPU的128个线程,以轮询的方式取走每个线程配置的命令,且每个线程均可配置16个Flash通道命令的线程轮询模块和负责对Host返回报文进行排序处理的乱序处理模块,以及软硬件协商的访问命令字段定义,实现了Host侧的多线程对多通道Flash并行访问的功能。主机端CPU的128个线程可以对16个Flash存储通道进行访问,且线程与通道之间没有绑定关系,使得CPU侧能够均衡负载,延长整个固态硬盘的使用寿命。配合主机端对闪存访问命令的打散处理,多个Flash通道可以并行工作,减少读写访问需要的时间。设计中的PCIe＿DMA发送引擎与接收引擎无耦合关系,可以充分发挥PCIe链路的全双工性能,提高带宽利用率。同时将DDR4 SDRAM缓存映射至PCIe BAR2空间,支持被动接收响应外部DMA引擎发送的数据传输请求,可应用于其他PCIe设备对SSD的端对端访问。本文在提出上述改善SSD控制器性能方案的基础上,确定了在Altera arria10系列FPGA板上实现控制器逻辑。首先用可综合的Verilog语言实现PCIe＿DMA中每个子模块的设计,然后提取设计模块的验证功能点并制定验证策略,接着使用System Verilog语言搭建基于UVM的验证平台,并对验证平台中的激励产生方式进行了重点说明,然后对PCIe＿DMA模块和整个SSD控制器子系统进行功能验证,通过查看仿真报告和波形分析发现设计能很好的实现逻辑功能;最后通过FPGA上板验证,可知设计的功能正确。多次测试之后粗略计算出Host访问SSD的速率,可以看出多线程提高了Flash通道工作的并行性,减少了访问延迟。由此可知本文设计的PCIe＿DMA模块在提升整个SSD性能方面发挥了重要作用。