关键词： 拓扑重构   多线程   网格简化   二次误差度量   特征保持  

摘要： 随着计算机技术的不断发展,网格模型逐渐运用于各个领域,包括影视动画,地理地图信息,虚拟现实,计算机视觉,计算机图形学,计算机辅助设计,有限元方法,计算几何等。工程领域中STL格式的三角网格文件常用于传输工程对象的三角网格模型,随着模型精度的提高,网格文件的数据量逐渐增大,数据量较大的三角网格文件不仅给计算机的存储、计算、传输带来了巨大的挑战,还一定程度上影响了模型的显示效率,给后续的模型处理带来困难。针对复杂的三角网格模型,本文的研究工作主要分为两部分,一方面提高文件读取及网格数据拓扑重构的效率,另一方面通过网格简化算法简化模型,构建模型的多分辨率表示形式。在文件数据读取及重构方面,本文提出了一种多线程内存映射的方法。利用内存映射技术建立文件与内存之间的映射关系,减少系统I/O操作,提高文件读取速度,当文件数据量比较大时,本文采用分段映射的思想,使用多个线程同时并行读取各个分段的数据,读取过程中建立三角形几何元素之间的拓扑邻接关系,实验结果表明,该方法有效提高了文件读取及数据重构效率。在多分辨率模型显示方面,运用网格简化算法得到不同分辨率的简化模型。在众多的网格简化算法中,二次误差度量算法计算简单,简化速度快,一定程度上能够保持模型的整体特征。但当模型的数据量比较大时,随着计算量的增加,该算法的简化效率开始下降,且模型整体的简化效果比较均匀,这样在简化率较大时容易丢失模型的局部细节特征。针对该问题,本文利用区域划分技术进行网格模型的简化,简化之前首先利用区域生长法对网格表面进行区域划分,划分后每个区域的三角形具有相似的几何特征,使得二次误差的计算可以由区域为单位进行,大大减少了计算量,使得模型的简化速度得到了有效的提高。之后针对二次误差度量算法容易丢失模型局部特征的问题,采用特征保持的网格简化方法,在二次误差度量的基础上同时考虑折叠边的类曲率及其边长,在总的折叠误差的作用下,优先简化较平坦的网格区域,推迟简化特征明显的三角形区域。实验结果表明,本文提出的网格简化算法在简化速率及简化效果方面较常用的二次误差度量算法均有较好的表现。

关键词： 两点调制   低功耗   压控振荡器   电荷泵   可编程分频器  

摘要： 物联网技术的高速发展,离不开低功耗、高性能短距离通信芯片。相应地,也要求低功耗、高性能的发射机。极性发射机由于其结构简单,避免使用高能耗的混频器与滤波器进行频率相位调制,降低了系统功耗与复杂度,得到了广泛应用。两点调制锁相环在极性发射机中负责相位调制,是极性发射机的重要组成部分。因此,进行低功耗、高性能的两点调制锁相环的研究设计具有重要意义。本文面向物联网短距离通信应用,以直接变频发射机中的两点调制锁相环为研究对象,阐述了两点调制模式下低功耗小数锁相环的设计。本文首先设计了一个调谐范围覆盖4.4GHz～5.2GHz的C类LC压控振荡器,设计了幅度反馈环路,通过检测交叉耦合管共源端电压,自适应调整栅极偏置电压,实现了起振条件、电路效率、相位噪声性能之间的较好折衷。分析了幅度反馈环路稳定性,得出了反馈运放指标。接着完成了锁相环中其他关键模块的设计,针对传统栅端开关电荷泵的充放电电流随输出电压变化的问题,改进了低压栅端开关电荷泵,实现了高电流匹配度,并设计应用于该电荷泵的轨到轨输入主从结构运算放大器,具有高共模抑制比的优点;对于多模可编程分频器,通过内嵌逻辑门的2/3预分频,提高了工作频率并降低了功耗。仿真结果表明,本文设计的锁相环在0.8V电源电压下,功耗小于2m W,锁定时间约为30μs,输出频率范围为2.2GHz～2.6GHz,100k Hz频偏处相位噪声约为-92d Bc/Hz,1MHz频偏处相位噪声约为-117d Bc/Hz;GFSK调制模式下,环路滤波器输出纹波控制在2m V以内,达到了设计要求。

关键词： RISC-V   物联网   处理器   低功耗   Chisel  

摘要： 随着物联网和人工智能产业的持续火热,未来可预见将会有数以万计的智能设备连入网络,这将会促使大量的物联网级别处理器芯片消耗并带动集成电路产业的发展。物联网设备主要任务是进行节点信息采集和个性化边缘计算,因此低功耗和定制化计算需求是物联网技术的关键,然而市场上通用处理器往往扩展性差且功耗难以控制,已经无法满足日益复杂的物联网应用。因此开发一款面向物联网应用,基于RISC-V架构的IoT处理器具有重要的现实意义。通过对物联网处理器不同应用场景的分析,该处理器采用RISC-V指令集,支持乘法和原子指令扩展,核心部分采用取指、执行、写回三级流水线设计,从架构上看被分为前端Frontend和核心Core两模块,前端Frontend负责取指令和PC生成,核心Core负责运算和写回。该处理器配备了指令和数据紧耦合存储器,采用多层次存储器的设计,开机从Flash中分别缓存指令和数据到紧耦合存储器,并跳转到紧耦合存储器执行程序,有效地提高了处理器性能和减少了硬件复杂度。在总线的设计上,项目简化了 RocketChip开源项目的Diplomacy机制,构建了一套独有的总线协商模型,兼容TileLink总线和大量开源IP,使得我们能始终关注于处理器核心部分的研究。并且该设计采用Chisel模型和FPGA原型等多层级验证,最终基于中芯国际180nm工艺对处理器进行后端实现,结果表明该处理器工作频率可达到50MHz,处理器核心电路面积为0.37mm2,平均功耗为 0.042mW/MHz。本文采用敏捷性开发语言Chisel进行硬件开发,测试集采用了官方指令集测试用例RV32I、RV32M和RV32A,并通过标志测试程序对处理器的性能进行评估,评估结果 Dhrystone 得分为 1.03 DMIPS/MHz,CoreMark 得分为 2.72 CoreMarks/MHz。

关键词： 自旋转移矩磁随机存储器   低功耗   灵敏放大器   最后一级缓存   高精度  

摘要： 随着工艺的发展,传统存储器正面临着物理极限的挑战。在此背景下,新型存储器的研究发展应运而生。自旋转移矩磁随机存储器被认为是最有希望的新一代存储器之一。本文在首先介绍了磁随机存储器的背景及发展历程,分析了其优势及劣势。同时在分析了磁随机存储器的器件特性基础上,对其翻转电压及翻转电流的临界点进行了计算。并以此作为动态模型搭建的基础,通过Verilog-A进行建模。搭建出适用于电路级仿真的参考模型。同时在调研了优秀工作的基础上,对不同读取电路进行了理论与仿真分析,采用电荷域的设计方法,设计了无直流通路的灵敏放大器,有效的实现了低功耗读取。同时在阵列设计上提出了阵列嵌入式参考单元,以及混合电阻参考单元,有效的减小了参考单元和存储单元的寄生偏差,增大了读取裕度,提高了读取精度。同时在同等工艺下对比随机存储器的各项指标制定了适用于最后一级缓存的目标指标。最后采用TSMC16nm Fin Fet工艺在Cadence工具中进行仿真验证。功耗方面,在不考虑位线寄生的基础上,实现了36.232f J/bit的低功耗读取。速度方面,设计了6ns的读取周期,小于6ns的读取速度。良率方面,在考虑MTJ偏差3sigma的基础上实现了Monte仿真200个点全部正确的良率。磁随机存储器凭借其非易失性,读写速度快,在CMOS工艺上集成简单,同时可以实现高密度的堆叠的特性,是未来低功耗电子产品的重要组成部分。

关键词： 毫米波发射机   CORDIC   Outphasing调制器   数字集成电路   串行外设  

摘要： 随着5G通信的飞速发展,毫米波频段的应用变得越来越广泛。毫米波功率放大器的效率提升技术也引起了越来越广泛的研究,Outphasing技术是最受关注的技术之一。本文主要提出了一种高吞吐量,高精度,低功耗和低成本的Outphasing调制器芯片设计方案,该方案尤其适用于毫米波发射机。该Outphasing调制器完全基于并行的基二坐标旋转数字计算机(CORDIC)算法。本文提出的Outphasing调制器可同时适用于基于矢量调制和相位调制架构的Outphasing发射机。在本文提出的Outphasing算法中,异相角是通过单CORDIC和双CORDIC算法的混合计算得出的,相比传统算法,大大减少了关键路径延迟。由于架构和CORDIC算法的优势,其误差性能,采样率,功率效率和片上面积效率得到了提高。根据FPGA的实际测试结果,新的CORDIC架构使12比特Outphasing调制器能够实现0.062%的误差矢量幅度(EVM),同时保证0.74 GSample/s的峰值采样率。该芯片设计在65nm CMOS工艺下进行了版图级的后仿真。根据应用场景的不同,本文提出了两种不同的芯片实现版本——高通量版本和低功耗版本。高通量版本在1V电源下的峰值吞吐量为1.85 GSample/s。低功耗版本将片上面积开销减少到仅0.088 mm,该版本在0.8V的电源电压下可达到0.78 GSample/s的采样率,同时消耗28.1 pJ/Sample的能量。本文所提出的具有最小面积的高吞吐量Outphasing调制器和创新性的CORDIC算法有望进一步开拓低功耗低成本毫米波发射机的应用领域。为了配合毫米波Outphasing发射机的外部信号控制,本文还提出了一种具有高速串行外设接口(SPI)的低功耗数字控制电路。该电路可实现对多通道相控阵的快速、灵活配置。其中可寻址数字控制电路可实现对于毫米波发射机的信号增益、相位和其他控制寄存器的配置。SPI支持主机和从机之间的全双工,一对多的高速通信。此外,如果发生控制信号传输错误,则内部的错误机制会检测到并向主机报告该错误。本文提出的电路已经在40nm CMOS上进行了流片和测试。测试结果表明,该数字电路可以在100 MHz的外部时钟频率下稳定工作,功耗仅为0.1 mW,芯片面积开销为0.036 mm。该高速低功耗数字电路有望在未来的集成多通道相控阵设计中得到广泛使用。本文还提出了一种基于CORDIC的数字波束形成测角模块设计,再一次证明CORDIC在毫米波收发机应用中的高性能、低功耗、低成本优势。

关键词： 存算一体   读出电路   低功耗   电流取样转换电路   逐次逼近型模数转换器  

摘要： 基于非冯诺依曼架构的存算一体（Computing-In-Memory,CIM）芯片在处理卷积神经网络算法领域展现了独特的优势。该架构芯片的核心组成是存算器件构成的存算单元阵列,存算单元输入、处理和输出信号均为模拟信号,读出电路负责将存算单元以电流形式输出的运算结果进行取样量化。存算一体芯片意在突破冯诺依曼架构带来的访存功耗墙瓶颈,且该架构芯片中的阵列和读出电路具有高密度的寄生负载,因此面向存算一体芯片的低功耗读出电路研究与设计成为了一个重要的课题。本文设计的低功耗读出电路包括电流取样转换电路和模数转换器（Analog to Digital Converter,ADC）。读出电路的工作流程包括两个步骤,电流取样转换电路将存算单元的输出电流取样并转化成电压,模数转换器将电压量化输出。论文的主要工作内容如下:首先,研究存算一体芯片的应用领域及存算架构。卷积神经网络算法中,90%以上的运算都是矩阵乘法或加法运算,基于存算一体架构的芯片可以高效地在存算器件内实现该运算功能。读出电路负责将存算单元的运算结果量化输出,读出电路精度、速度、功耗和面积影响着存算一体芯片的运算精度,能耗比和集成度。综合考虑存算一体芯片对读出电路的需求,提出了基于新型电流取样转换电路和低功耗逐次逼近型（Successive Approximation Register,SAR）ADC的读出电路架构。接着,对新型电流取样转换电路展开设计。电流取样转换电路作为读出电路中的一个核心模块,负责将存算单元的电流信号取样并进行电流电压转换。本文设计的电流取样转换电路具有以下创新点:可以为存算单元的输出端提供稳定的钳位电压并进行高精度的电流取样;消除了复制电路中的器件靠近截止区带来的误差,支持在单电源系统中实现地轨输出的电流电压转换,下一级ADC无需再引入用来消除直流偏置的参考电压和缓冲电路;通过控制电路中的开关网络实现多量程的电压输出,可以根据存算单元数据稀疏度匹配ADC的动态范围。本文设计的电流取样转换电路有利于大规模的阵列集成,功耗主要由存算单元的输出电流决定。然后,设计一种8位5 MS/s的SAR ADC。SAR ADC作为读出电路中的另一个核心模块,负责将电流取样转换电路的模拟输出电压量化为数字信号,完成对存算单元信号的读出。在SAR ADC电路中,采样开关、比较器、模数转换器（Digital to Analog Converter,DAC）电容阵列基于模拟电路设计方法实现,采用带有自举电容的开关电路,消除采样保持的原始输入信号失真问题;采用具有较宽动态输入范围的比较器,引入预放大级和锁存结构,减小了SAR ADC的失调和功耗开销;采用电容上极板采样方式,减小了电容阵列的面积;SAR控制逻辑采用同步逻辑时序以适应不同速度的应用场合。最后,对读出电路进行版图设计及后仿验证。读出电路内核面积为80μm*90μm,在1.2 V工作电压下,带有寄生参数的读出电路后仿真结果为:读出电路整体功耗为85μW,信噪失真比为44.08 d B,无杂散动态范围达到了49.14 d B。结果表明,本文设计的读出电路具有低功耗,小面积和高精度的性能,符合存算一体芯片的应用需求。

关键词： 低功耗嵌入式设备   目标检测   模型剪枝   模型量化   轻量级网络  

摘要： 近年来许多性能优异的卷积神经网络模型被国内外学者所提出。但是这些模型本身的特征参数数量多,实现起来对硬件也有了更高的要求,只能在一些含有高性能GPU(Graphics Processing Unit)的计算机或者服务器上完美运行。然而,在低功耗嵌入式设备上应用深度学习算法已经产生了巨大的应用场景需求,比如无人驾驶、安防监控等领域。因此,需要针对低功耗设备改进现有的网络模型并优化出高效神经网络前向计算框架。针对深度学习算法应用于低功耗设备存在的问题,本文对基于低功耗低算力设备的轻量化目标检测算法完成相关研究。主要研究内容为改进轻量化特征提取网络、模型压缩(参数剪枝、模型量化)及检测算法在嵌入式设备上的部署应用。首先,选择最优的轻量级分类网络,并替换目标检测算法中的特征提取网络构建新的检测网络,标注注数据并训练,并完成参数剪枝,在准确率损失最小化的前提下缩短前向推理时间,最后将剪枝后的目标检测模型移植到嵌入式计算平台上,结合量化方法实现推理加速。通过采用改进的轻量级网络模型、参数剪枝以及模型量化,在低功耗嵌入式移动设备上完成多种物体检测(包括VOC数据集中的通用物体,混凝土裂缝,花卉及海洋生物)。本文的轻量化目标检测算法由轻量级Mobile Net V3 Large网络与YOLO V3算法改进而来。网络训练得到模型后,并进行随机非线性剪枝和int8量化处理,实现前向推理加速对模型进行转换,这里我们根据设备环境(树莓派3B+和Kendryte KD233中根据NCNN库采取int8定点量化方法、Jetson Nano上利用Tensor RT库执行int8定点量化法进行前向推理加速)灵活选择,最终模型平均大小为8.2MB。我们重新设计了基于深度学习的目标检测优化方法,并实现了在树莓派3B+、Jetson Nano和Kendryte KD233这三个基于低功耗嵌入式计算平台上的应用。首先利用搜索引擎及现有公开数据集分别采集扩充多种数据(VOC数据集、牛津-17类数据集、混凝土裂缝数据集、海洋生物数据集),然后在计算机端上利用Label Img软件完成数据标注,接着完成模型训练及模型剪枝,最后利用前向推理加速将模型分别移植到三种嵌入式计算平台,最后测试发现在NVIDIA Jetson Nano、树莓派3B+和堪智KD233开发套件上的平均单帧预测时间分别为165ms,40ms,35ms,基于四种数据集上的平均准确率为84.02%。优化后的目标检测算法在低功耗嵌入式设备上基本达到了实时运行的效果。

关键词： 低功耗设计   无人值守   嵌入式技术   信号采集   NB-IoT通信  

摘要： 在工业、农业等无人值守且无稳定市电供应的场合进行数据采集、传输时,系统往往采用电池供电,因此电池使用寿命是数据采集与传输系统维持长时间稳定工作的关键因素,除了选择大容量电池以外,尽可能降低系统电路的功耗是延长电池使用寿命的主要技术路线。为了满足长时间无人值守、无稳定市电供应且无法使用太阳能电池场合下的数据采集与传输需求,本文设计并实现了一种低功耗数据采集与NB-IoT传输的电路系统,制成了工程样机,能够远程采集现场模拟信号和数字信号,利用NB-IoT无线通信技术将采集到的数据上传至服务器云平台,便于远程监测和管理。该系统重点从以下三个方面研究并实现了低功耗条件下的数据采集与传输技术:（1）硬件电路设计。系统采用一次性锂电池或可选太阳能电池供电,为了保证一次性锂电池单独供电时的续航能力,在充分考虑各功能模块功耗和芯片低功耗性能的基础上合理进行硬件电路设计;设计易于切换和控制的电源电路,降低系统状态转换响应时间;设计锂电池电压检测电路,实时监测锂电池电量信息。（2）软件设计。系统在进行模拟量数据采集时可以根据负载变化动态地调整功耗;对各功能模块进行精细化管理,模块工作结束后立即禁用ADC、SPI、USART等相关外设接口;启用MCU休眠策略,系统处于空闲态时控制MCU进入待机模式,减小锂电池放电电流;选择GPS热启动开机方式,降低系统授时定位功耗;MCU进入待机模式之前将相关I/O口线设置为高阻态。（3）动态电源管理。分析各个电路功能模块的功耗,合理调度NB-IoT通信、RS-485通信、GPS授时定位等高耗电量功能模块,降低其工作频次,系统采用动态电源管理技术,在系统运行时动态地给各个功能模块/芯片分配资源。当需要模块工作时,系统开启该模块的供电电源完成相应任务;当模块进入空闲状态时,关断该模块的供电电源,模块进入关机模式,避免不必要的电量损耗。本系统实现了数据采集与处理、数据校验、数据存储、数据传输等功能,通过对系统工程样机进行软、硬件联合调试以及对各模块功能和耗电量进行测试、分析,证明本设计满足系统功能需求,可以长时间工作在无人值守、无稳定市电供应且无法使用太阳能电池的环境场合。

关键词： 低功耗   近/亚阈值   施密特触发   标准单元   全加器  

摘要： 近年来,随着生物医疗、物联网(Internet of Things,Io T)、可穿戴设备以及无线传感网络等领域的蓬勃发展,集成电路占据了很大一部分市场。芯片的功耗和能耗成为工业界与学术界日益关注的焦点之一。近/亚阈值电路设计通过降低电源电压来降低电路功耗,使系统功耗下降,这在低功耗设计中是一个很大的优势。超大规模集成电路设计通常采用基于标准单元库的半定制设计方法,标准单元库的优劣直接影响到芯片的性能。然而传统代工厂提供的标准单元是在超阈值电压下设计,若不进行优化则在低电压下,其性能与鲁棒性恶化严重。所以如何在近/亚阈值区有效地提高标准单元的性能与鲁棒性是近/亚阈值芯片设计的关键之一。本项研究主要针对近/亚阈值标准单元,探索现有标准单元库的局限性,提出面向近/亚阈值区的高性能高鲁棒性标准单元设计方法。研究内容主要包含以下几个部分:1.近/亚阈值电路理论研究:通过将电源电压降低到近/亚阈值区可以有效的降低电路的功耗,但会带来电路性能下降等问题。本文对近/亚阈值区电路的理论进行研究,分析近/亚阈值区电路的电压-电流特性,开关电流特性等,深层次探讨纳米级效应对电路性能的双向影响。归纳总结近/亚阈值电路设计的关键与需要解决的难点重点等。2.高鲁棒性半堆叠式标准单元设计:近/亚阈值电路在降低电路功耗的同时,也需要着重考虑电路的鲁棒性。为此,本文结合施密特触发电路与布尔逻辑,提出了一种高鲁棒性标准单元设计方法。利用施密特触发原理改进标准单元逻辑门,实现基于施密特触发逻辑的P型与N型半堆叠式标准单元。采用反向窄宽度效应与最小宽度尺寸调节方法,实现最小宽度多指标准单元电路的版图,最后在台湾积体电路制造有限公司(Taiwan Semiconductor Manufacturing Company,TSMC)65 nm工艺下设计标准单元完备集电路。3.近/亚阈值复杂逻辑门与运算电路设计:异或同或电路与全加器是许多数字运算芯片的基础,其性能优劣对运算芯片的性能提升至关重要。本文主要从现有的同或异或电路和非全摆幅全加器入手,分析其在低电压下的阈值损失机理。结合施密特触发逻辑、传输管逻辑、传输门逻辑与摆幅恢复逻辑,提出一种混合传输逻辑的异或同或电路与全加器电路。采用对称式设计同或异或电路,使其可产生同步的异或同或信号作为全加器的后级输入,减少电路输出毛刺,提升电路稳定性与可靠性。4.近/亚阈值标准单元库的构建与验证:基于本文提出的半堆叠式标准单元电路,在TSMC 65 nm工艺下构建一套小型标准单元库。使用Synopsys公司的Liberty NCX工具对标准单元电路重新特征化,提取时序参数构建时序库;Cadence公司的Abstract与Milkyway等工具对标准单元电路进行物理参数提取,构建物理库。最后采用ISCAS基准测试电路与Camellia算法芯片验证平台对标准单元库进行验证,分析功能、功耗、延时和面积等性能,并完成Camellia算法芯片的后端物理实现,进一步验证设计方法的可靠性。本文在一定程度上提高近/亚阈值标准单元电路的性能与鲁棒性等,在超大规模集成电路半定制芯片中,既使芯片满足性能要求,又能实现单元库的可复用性,为集成电路后端物理设计提供便捷。

关键词： 工业电缆网   信号完整性   PXIe   同步采集   多线程   传输线理论  

摘要： 电缆网是工业系统各子模块间用于信号传递和输送动力的主要载体,其可靠性对于整个系统的正常运行具有重要的意义。传统的工业电缆网测试主要集中在导通、绝缘等基本功能的测试,而对于信号反射、串扰、电磁干扰以及高频信号衰减等因素引起的信号完整性问题研究不充分,造成信号传输出现错误时无法及时确定故障原因。针对以上问题,本课题研制了基于PXIe总线的信号完整性测试平台,对电缆网络工作过程中不同位置的信号特性进行测试和仿真,从而实现电缆网内部信号传输完整性指标的定量评估,为系统可靠性设计提供依据。本文首先对于信号完整性测试平台进行需求分析,制定了软硬件设计方案。系统硬件平台以PXIe总线模块化仪器作为测控核心,主要仪器包括嵌入式控制器、远程控制器、数字化仪、定时同步模块及磁盘阵列等;平台采用多PXIe机箱级联的形式,利用远程控制器及定时同步模块进行控制,实现了分布式多通道数据同步采集和处理。平台软件设计分为两部分,首先是基于Labwindows/CVI软件对测试平台的总控软件进行开发,利用NI TClk同步技术和多线程技术实现多机箱多通道高速同步采集功能,并采用常规的波形时频域测试方法及眼图评估算法对信号完整性指标进行评测;其次,构建基于信号传输线理论的电缆网信号传输特性仿真模型并开发相应的仿真软件,该模型结合了信号时域反射数学模型和基于傅里叶变换的信号幅度仿真模型,用于对电缆不同位置、不同负载等状态下的信号传输特性进行仿真。最后,本文对信号完整性测试平台软硬件功能和技术指标进行测试,包括数字化仪测量误差、通道间同步采集偏差、数据读写速率及仿真软件准确性等测试内容。测试结果表明,系统可实现96通道数据的高速同步采集及存储功能,实现对信号完整性相关参数的测试;信号传输仿真模型测量多分支电缆网络负载不匹配状态的结果与实测结果基本一致,验证了本文提出仿真模型的准确性;最终将测试平台与真实箭上电缆网络对接,完成了软硬件系统联调,实现了对箭上电缆网内部不同点处的信号的测试和信号完整性指标的评估。