关键词： 申威处理器   多线程   SIMD向量化   HEVC   帧间预测  

摘要： 随着视频技术的发展,人们对视频质量和压缩效率的需求越来越高,需要更高效的编码标准来满足大众日常需求。高效视频编码（High Efficiency Video Coding,HEVC）标准于2013年被发布,能够获得与H.264/AVC相同视频分辨率和压缩效率基础上,并且可以节约50%的视频码流。HEVC标准能够高效处理视频码流是因为采用先进的编码技术,但是编码算法的复杂度却大大增加,主要体现在帧间预测模块中。因此在不影响HEVC视频质量的前提下,提升编码性能是主要的研究方向。HEVC标准逐渐成为了视频行业的主要应用标准,FFmpeg编解码库和X265编码库比较符合HEVC标准的编解码函数库。两者具有较好的可移植性,能够适用于不同处理器的架构。申威处理器是基于我国自主研制架构的国产处理器,具有自主可控性,能够适用于服务器和桌面机。相比较x86、intel等架构,目前申威平台下,对处理HEVC标准视频的编解码函数库还不太完善。FFmpeg编解码库和X265编码库不能完全适用于申威处理器,两者在申威421处理器下编译时还不能识别申威架构,需要将两者移植到基于申威架构的申威421处理器。移植过后的编解码函数库在视频转换过程中会出现浮点异常,并且两者能够正常进行视频转换后,对HEVC标准的视频转换效率较低。为了促进多媒体软件在国产申威421处理器的有效运行,本文开展了相关的代码移植和优化工作,主要工作内容与贡献点如下:1.总结了对HEVC标准视频处理过程中所用到的关键技术,并且对目前市面上的编解码函数库进行分析,选出FFmpeg编解码库和X265编码库是作为移植到申威421处理器合适的对象,并对两者处理视频时所用到的主要函数编解流程进行总结。2.详细分析了FFmpeg编解码库和X265编码库移植到申威421处理器存在的问题,发现两者在软件编译的过程中不能识别申威架构;在转换成HEVC标准视频的过程中出现浮点异常的错误;X265编码库不具备调用Open MP线程库的功能。通过在编译阶段增添识别申威架构的指令、使用申威浮点控制寄存器指令和编写X265编码库的编译文件链接到Open MP线程库解决以上问题。3.X265视频编码函数库移植到申威架构的编码性能较低。为了提高国产平台上的音视频处理能力,分析了X265编码库中视频编码的各个编码模块性能。针对HEVC编码标准中的编码模块在申威处理器视频转换过程中耗时较多的问题,采用Open MP多线程技术、代码优化和向量化技术对编码模块进行了优化。通过实验验证了采用本文的优化方法在申威平台下对X265视频编码库是否有优化效果,通过6个测试序列的实验结果表明,优化后的X265编码库对视频编码时间效率和视频PSNR值方面都有一定提升。

关键词： 调节低频   自适应   低功耗  

摘要： 近年来,8K超高清电视亮相消费市场,并逐渐成为市场主流。8K超高清电视分辨率提高到4K电视的4倍、刷新率一般为120Hz,提高了一倍,这使得8K超高清电视的实现带来了一些与驱动技术相关的挑战。其中之一是由于大面板尺寸的长信号线造成的高插入损耗,通道插入损耗可能会导致最远距离接收端的输入信号眼图完全闭合,因此需要通过在接收端加入均衡电路来解决。本文设计了一种应用于显示屏驱动器的自适应均衡技术的接收端电路,在分析对比当前的均衡电路与自适应均衡结构之后,基于8K超高清电视传输信道短、损耗不大、速率固定的特点,采用了一种对传输信道进行低频补偿的自适应均衡结构。与传统调节高频增益的自适应均衡结构不同,本文主要研究调节低频增益的均衡结构,采用了连续时间线性均衡(Continuous Time Linear Equalization,CTLE)结构,相比于传统结构,该结构增加了均衡范围,降低了电路复杂度和功耗。均衡滤波器主要调节低频增益,自适应环路采用单环路,系统主要由均衡滤波器,限幅放大器(Limiting Amplifier,LA),自适应控制回路和输出缓冲器构成。在信号实现均衡之后,接入到时钟数据恢复电路(Clock Data Recovery,CDR)实现进一步整形。本文的设计使用0.18μm CMOS工艺,完成了 4Gbps CTLE自适应均衡电路的设计。该结构通过调节均衡滤波器的低频增益来实现均衡,电源电压为1.8V,可均衡的信道损耗为4dB-22dB,相比于传统的自适应均衡电路增大了均衡范围。使用了三种不同的工艺角仿真,信号抖动为0.23UI,信号的输出摆幅最大为0.45V,最小为0.28V,核的功耗为5.004mW,极大的降低了功耗,核的面积为87μm×125μm,减小了面积。该结构能实现自适应均衡的功能,满足设计要求。

关键词： 低功耗   网表优化   超深亚微米   物理设计   数字集成电路  

摘要： 进入二十一世纪，随着新兴信息产业的快速发展，物联网技术（InternetofThings，IOT）被认为是信息科技产业的第三次革命，正不断改变和丰富人们的生活方式。物联网技术的基础是传感、数据处理和无线连接，而芯片是物联网进行数据处理的核心，其多元的应用场景和特性使得物联网芯片更偏向于低功耗和高整合度。过高的功耗不仅会降低芯片的性能和可靠性,还会额外增加芯片的封装成本,所以采用新的低功耗物理设计方法变得越来越重要。　　本文基于TSMC55nm工艺，采用低功耗物理设计，设计了一款物联网控制芯片，芯片面积为2.13mm*2.22mm，芯片规模约为300万门，此外还包含89个宏单元，最高时钟频率为120MHz。　　本文通过在芯片的物理设计阶段进行低功耗的设计，提出了在改善时序结果的前提下进行功耗优化的物理设计方法，主要包括以下四点：（1）为了解决布局后时序和功耗问题，本文提出了结合布图信息和电路开关节点的开关活动信息，进行门级到门级的网表优化，实现对门级网表进行功耗和时序优化。结果表明，相比网表优化前，建立时间（setuptime）的最差违例值（WorstNegativeSlack，WNS）减小了92.0%，总功耗减小了7.7%。（2）在布局阶段，为了解决布局后功耗和时序恶化问题，本文提出了在布局前通过功耗驱动设定和翻转率反标，进行翻转率负载协同优化，并将高翻转率的单元通过设定单元组的方式进行固定配置，来实现优化功耗和时序。结果表明，相比传统布局，建立时间的WNS减小了91.2%，总违例条数减小了64.6%，功耗减小了8.8%。（3）在时钟树综合阶段，为了降低时钟网络功耗，提出了对时钟单元和时钟模块进行固定配置的设计方法。结果表明，相比传统时钟树综合，建立时间的WNS减小了79.5%，保持时间（holdtime）的WNS减小了79.9%，功耗降低了14.3%。（4）在布线阶段，为了解决布线拥塞和迂回绕线，提出了分层次优先布线和迭代布线，分别对时序严格路径、存储器、I/O单元进行优先布线。结果表明，相比传统布线，建立时间的WNS减小了52.3%，功耗减小了3.8%。上述低功耗设计方法将芯片总功耗降为72.39mW，相比传统设计方法减小了14.4%，实现了优化功耗的目的，并在优化功耗的同时加速时序的收敛，缩短了设计周期。

关键词： 微控制单元   Cortex-M0   AMBA   数字低功耗   FPGA验证  

摘要： 二十一世纪以来,随着集成电路的迅速发展以及其代工厂工艺节点的不断缩小,我们的工作和生活早已与集成电路密不可分。5G、自动驾驶、工业控制、物联网等新兴产业更是依赖于集成电路,而其中微控制单元（MCU）则是必不可少的核心模块之一。目前绝大多数MCU产品都是基于ARM公司提供的CPU针对不同的应用场景进行设计,最为普遍的是八位和十六位的MCU,能够基本满足中低端的市场需求,但是在未来,高效、低功耗的三十二位MCU一定会成为市场的主流。本文基于高性能以及低功耗的需求,选取了ARM公司的Cortex-M0作为CPU,基于AMBA总线协议,结合FPGA上板调试完成了一款32位MCU芯片的设计、流片以及验证。本文遵循由上到下的设计原则,首先分析了Cortex-M0核内部结构以及AMBA总线协议,为后续MCU架构的设计以及各个模块的设计提供了理论基础。接着阐述了数字IC功耗的来源以及低功耗的具体实施方法,为各个模块的低功耗设计提供理论基础。本文基于MCU系统功能定义以及模块的划分,完成了MCU架构设计,并对各个子模块进行Verilog硬件语言的编写及仿真,在此过程中基于功耗优化理论经行了低功耗设计。在完成各个模块的设计之后编写顶层例化,至此完成源码的设计阶段。之后结合Keil开发工具和FPGA实现软硬件的联合仿真,极大增强了设计的可靠性。本文设计了两版MCU,第一版在完成了源码编写以及仿真之后,基于CMOS180nm工艺,继续完成了DC综合、INNOVUS布局布线、后仿真以及版图的输出。设计PCB以及测试平台的搭建完成芯片测试。3.3V给IO供电,1.8V给内核供电情况下,工作电流在0.01A左右,时钟频率最高能跑到50MHz,逻辑输出基本符合预期。第二版在第一版的基础之上,改进了MCU架构以及增加了核心的中断服务模块,极大地降低了功耗,增强了MCU的实用性。基于CMOS 65nm工艺,继续完成了DC综合、INNOVUS布局布线、后仿真以及FPGA验证。应用软硬件结合方式并结合FPGA对MCU进行了验证,时钟频率最高能跑到80MHz,在给予不同的外部中断时,MCU能正确响应中断并在指定从设备将结果正确输出,与仿真结果一致,符合设计预期。

关键词： 温度传感电路   集成电路   时间-数字转换电路   低功耗   测温误差  

摘要： 集成电路是信息产业的基础和核心组成部分,是关系国民经济和社会发展的基础性、先导性和战略性产业。传感器是芯片获取外部环境信息的唯一途径,而温度传感器占据了传感器市场15%以上。因此,非常有必要对温度传感器进行深入研究。本论文首先概述了温度传感器的历史、现状和发展趋势,阐述了CMOS温度传感器的特点和优势;然后,分析了现有的温度传感电路架构,给出基于时间-数字转换电路的CMOS温度传感电路系统架构,设计其电路原理图并完成前仿真;最后,设计了温度传感电路的版图并进行后仿真。本论文的主要工作如下:1、为了降低电路功耗,本论文设计了一种皮瓦级的超低功耗基准电压源。该电路利用工作在亚阈值区的不同类型MOS管的栅源电压差,产生了在不同工艺角下均具有良好温度特性的基准电压,有效的降低了电路功耗。2、针对温度传感电路的时钟信号问题,本论文设计了一种可编程的任意N分频器。该分频器基于可编程的减法计数器进行设计,是目前少有的可以同时实现1～N的任意分频比和50%输出占空比的可编程分频器。通过分频器对输入的主时钟进行分频,获得温度传感电路所需的时钟信号。3、针对温度传感电路的测温误差问题,本论文采用了一种电流减法电路。该电路通过增加两个随温度相反变化电压的电压差的斜率,增加了电路对噪声的抗性,从而减小了温度传感电路的测温误差。4、针对温度传感电路的面积问题,本论文设计了一种改进型的时间-数字转换电路。该转换电路与传统的模拟到数字转换电路相比,设计较为简单;与传统的时间到数字转换电路相比,减少了一条电容充放电的支路,有效的降低了温度传感电路的面积。低功耗温度传感电路采用0.18μm CMOS工艺,通过软件完成设计和仿真。仿真结果表明,该温度传感器在1 V的电压下,在-40℃～70℃的温度范围内,测温误差为0.67/-0.52℃,温度传感核心电路功耗为1.014μW,版图面积为0.091mm。

关键词： 低功耗   二线制   电气阀门定位器   实现  

摘要： 本篇文章介绍了低功耗二线制电气阀门定位器的实现情况,讨论了其控制原理及其控制电路的硬件和软件结构.由于是4mA～20mA二线制供电,所以在设计中采取了一系列措施来实现系统的低功耗运行.

关键词： 识别通信一体化   线性调频   解调算法   标签电路   低功耗  

摘要： 在现代战场环境中,采用雷达识别通信一体化技术可以提高频谱、空间、时间与能量等资源的利用率,充分发挥雷达探测与识别通信技术融合后的优势,实现目标探测识别同时获取目标信息。然而,对于采用该技术的终端仍需研究突破低计算复杂度、低计算功耗、高集成度与低成本等关键技术。近年来,雷达识别通信一体化标签因其低功耗、小型化、低成本、工作时间长等优势得到了国内外研究者们的广泛关注。本文开展在X波段的识别通信一体化标签关键技术研究,完成了标签总体方案、识别通信一体化波形、低计算复杂度解调算法、通信信号处理算法、嵌入式软件、低功耗机制、系统硬件电路研究设计与测试验证,实现了X波段识别通信一体化标签原型样机。本论文主要研究工作如下:1.根据一体化标签的功能与性能指标需求,研究设计识别通信一体化标签系统架构,单标签集成雷达通信复合信号接收处理、发射信号波形生成、微波长距离唤醒低功耗、全球导航卫星系统（Global Navigation Satellite System,GNSS）位置信息感知、基于事件驱动的主控调度机制等多种功能模块,具有低硬件复杂度、低计算复杂度、低功耗、高集成度、小型化等特性。2.研究设计基于正反线性调频的雷达至标签端识别通信一体化波形,并针对此波形设计了基于差值统计量和过零点统计量的两种解调算法。相较于线性调频信号传统的匹配滤波解调算法,这两种算法均占用更少的逻辑资源、具有更低的计算复杂度与功耗,适用于低功耗与低成本的识别通信一体化标签。3.研究设计基于线性调频高阶相位调制的标签至雷达端识别通信一体化波形,并针对此波形设计了基于瞬时相位特征分析的解调算法。进一步为了消除由噪声引起的相位不连续处抖动,研究设计了基于阈值比较的模糊相位重构算法。融合应用这两种算法,提升了低信噪比条件下的解调性能和抗干扰能力。4.完成了X波段识别通信一体化标签硬件系统架构与雷达识别通信、微波唤醒、GNSS导航定位、主控及电源等功能模块及系统电路原理图和版图研究设计,完成了识别通信一体化波形生成、调制解调算法、通信信号处理算法、嵌入式程序等软件设计;通过系统软硬件联调与测试验证,结果表明系统达到了预期技术指标。本文研究成果为低功耗、小型化、高集成度的雷达识别通信一体化标签研究与实现提供了设计依据,有助于推动雷达识别通信一体化技术发展与应用。

关键词： 水下遥控   低功耗   算法优化  

摘要： 水声遥控节点的遥控接收装置,需在水中超长时间待机,迫切需要对遥控接收装置进行低功耗设计。讨论了遥控接收装置低功耗设计的实现方法,详细地研究了源程序级、算法级及编译级算法优化方法,经过优化处理所产生的目标代码占空间更小、执行速度更快,可以实现高效、快速的低功耗信号处理,提高设备的使用寿命、效率和工作时长。

关键词： 流水线型逐次逼近模数转换器   动态放大器   辅助放大器   增益校准  

摘要： 高速高精度模数转换器（analog-to-digital converters,ADCs）在图像处理,信息存储和无线通信等领域被十分广泛的应用,然而近年来在工业控制、通信产业领域里,其高速芯片往往又需要十分强大的续航能力。流水线-逐次逼近型模数转换器（pipelined-SAR ADC）能够实现高速高精度性能的同时保持较低的功耗,因此近年来成为国内外一大研究热点。本文的主要工作是基于180nm CMOS工艺研究与设计一款12位50MS/s的低功耗pipelined-SAR ADC。该系统可视为两级逐次逼近模数转换器（SAR ADC）的级联,第一级SAR ADC的精度为8位,第二级为6位,设置两位的冗余,级间放大器增益为16倍。第一级SAR ADC由于时间比较紧凑,采用了2bit/cycle转换方式来提高转换速度;第二级SAR ADC采用一种拆分电容形式的电容DAC结构以降低第二级SAR ADC的电容数量;针对两级SAR ADC之间的残差放大器,本文采用动态放大器来降低功耗,为了能达到16倍的高增益需求,本文设计了一种latch型动态放大器,并将一种辅助运放与其结合,实现了一种高增益高线性度动态放大器;针对动态放大器的增益不稳定问题,本文设计了一种前台校准方案,不添额外输入信号,时序简单,利用两级SAR ADC的结构来校准动态放大器的增益;此外,本文还设计了一些关键子模块例如动态比较器,异步时序逻辑,数字码误差校准电路等。对所设计的pipelined-SAR ADC进行了版图设计。最终芯片核心面积为430um×850um。后仿真结果表明,在1.8V电源电压下,当采样率为50MS/s,输入信号为24.8MHz、幅度为-1d BFs的正弦信号时,所设计的ADC的有效位数（ENOB）达到11.1562,无杂散动态范围为76.252d B。

关键词： 多线程  

摘要： 最近和朋友聊天,谈到工作时间越长、手头事情越多的尴尬现状。我们总想着,忙完这段时间就能歇一歇,但最后总是连续不断地忙着。上班、出差、开会,这是工作;接送孩子、处理家务、周末旅行,这是生活;除此之外,还要保持学习,以及主动社交维持人际关系,这是自我成长。于是每天一睁眼,看到日程表上密密麻麻一大串,恨不得又睡过去。生活已经如此忙碌,那在尤其追求效率的职场上,职场人怎样才能有效率地多线程运作呢?