关键词： 低功耗设计   便携式设备   时钟设计   电子设备   电池供电   设备运行   散热   竞争力  

摘要： 现代电子设备对功耗的要求越来越高,特别是在便携式设备或其他采用电池供电的设备中,低的功耗可以让设备运行的时间更长,同时对散热的要求更低,让产品更具竞争力,因此,人们越来越重视对产品的低功耗设计。在进行低功耗设计时,通常从以下三个方面进行考虑.

关键词： Ge50Te50/Zn15Sb85薄膜   多层结构   热稳定性   相变存储器  

摘要： 采用磁控溅射方法制备了Ge50Te50/Zn15Sb85纳米复合多层薄膜.研究了薄膜的电阻随温度的变化以及薄膜的晶化激活能.通过透射电子显微镜比较了晶化前后Ge50Te50/Zn15Sb85纳米复合多层薄膜的截面多层结构.制备了基于[GT(7nm)/ZS(3nm)]5多层复合薄膜的相变存储器件,并测试了其电性能.研究表明,Ge50Te50/Zn15Sb85纳米复合多层薄膜具有较好的非晶态热稳定性和数据保持力,其器件具有较快的转变速度、较低的操作功耗和较好的循环性能.Ge50Te50/Zn15Sb85纳米复合多层薄膜是一种潜在的高热稳定性和低功耗的相变存储材料.

关键词： 低功耗蓝牙   无线测距   密切接触者   可控可管   软件开发   安全距离   Dialog   追踪技术  

摘要： Dialog半导体公司推出最新Wireless Ranging(WiRa)软件开发套件(SDK),为其DA1469x低功耗蓝牙(BLE)SoC系列增加了高度精准且可靠的无线测距功能。由于COVID 19新冠疫情的全球蔓延,对更加精准且可靠的无线测距和追踪技术的需求变得更加显著。随着全球的企业推进可控可管理的复工复产计划,他们在寻找一种解决方案能够帮助确保员工之间的安全距离,并具有更精确高效的密切接触者追踪功能,来确保工作场所的安全和员工的安心。

关键词： 片上网络(NoC)映射   低功耗模型   群体智能   狼群算法(WPA)   离散化方法  

摘要： 针对片上网络(network on chip,NoC)映射问题的最优化求解,目前常规解决NoC映射的方法主要是通过建立目标优化模型并采用启发式算法求其近似最优解。狼群算法(wolf pack algorithm,WPA)是一种新型的群智能算法,文章针对WPA进行基于整数编码的离散化设计,该离散化WPA可应用于以NoC映射问题为代表的多维离散整数优化问题的求解。该文以低功耗NoC映射问题设计仿真实验,根据仿真实验结果,得出该离散化WPA算法具有收敛速度快、精度高的优点。

关键词： 射频开关   绝缘体上硅(SOI)   隔离度   插入损耗   低功耗  

摘要： 基于180 nm绝缘体上硅(SOI)CMOS工艺,设计并制作了一款50Ω吸收式单刀双掷射频开关。开关电路由两个对称的射频传输通道组成,在500 kHz^8 GHz频率内具备优异的隔离度及插入损耗性能。采用两级开关结构用于提高隔离度,并通过将电源管理电路的晶体管偏置在亚阈值区域以达到超低的功耗。测试结果表明,在6 GHz频点的插入损耗为0.55 dB,隔离度为53 dB,反射系数为-15 dB,0.1 dB压缩点的输入功率为33 dBm,而功耗不足300μW。该RF开关电路非常适用于4G/5G无线基础设施、卫星通信终端设备以及其他高性能射频应用系统。

关键词： 低功耗   滴灌装置   控制过程层   抗干扰通信   人工蜂群算法  

摘要： 针对传统抗干扰通信存在局部搜索能力差、后期收敛速度慢等问题,提出一种基于改进人工蜂群算法的低功耗滴灌装置控制过程层抗干扰通信方法。根据人工蜂群算法的食物源、雇佣蜂、非雇佣蜂计算获得领域搜索的改进算法,利用改进算法建立控制过程层抗干扰模型,通过模型调整发射功率、干扰抑制方式、可用频率子带数、调制编码方式的参变量,最后将误包率作为约束条件对目标函数取合理数值,以此得到抗干扰通信的最优参数配置。仿真结果证明,所提算法具有极高的抗干扰能力,并且在确保通信输送稳定性的前提下,具备低功耗及高效率传输的特点。

关键词： 图像传感器   人工智能   数据采集   超低功耗   数据中心   物联网   控制系统   数据处理  

摘要： 当今,物联网(IoT)的适用范围已经不局限于服务器和数据中心,更广泛地应用在家居、办公等场景. 传感器处于物联网的最外围,它会将数据采集起来并中继回云服务或者在本地进行数据处理.传感器是楼宇智能不可缺少的一环,它的原型是一种相对简单的控制系统.伴随人工智能的发展,用于检测大面积总体占用情况的简单传感器将会被更精密的图像传感器所取代,这些图像传感器可以识别个体并提供更个性化的控制方式.

关键词： LCD液晶显示器   点阵式LCD   电子产品   上下左右   液晶   低功耗   字符   图形  

摘要： 就目前来说,国内的LCD液晶显示器的应用范围非常广泛,并且随着时间的推移,这项技术也取得了良好的效果,目前点阵式LCD液晶器在低功耗的电子产品中的应用非常常见,因为点阵式LCD液晶器不光能够显示比较简单的字符和段式,还能够满足图形、曲线等等方面的显示,甚至还能够实现屏幕上下左右的滚动,除此之外.

关键词： AMD   龙芯   笔记本市场   翻转   惠普   处理器   长续航  

摘要： 凭借着全新的7nm锐龙处理器,AMD今年以来在笔记本市场可谓风生水起—无论是在春季热销季还是“618”这种大促期间,AMD锐龙游戏本和传统轻薄本都受到消费者广泛青睐。可能有人会问,翻转变形本市场既要求笔记本外形极致轻薄,又要求电池长续航,锐龙处理器能够满足此类用户的需求吗?锐龙变形本的实际体验如何?今天我们就通过惠普ENVY x36013来实际体验一番。

关键词： Logic gates   Delays   Runtime   Capacitance   Computational modeling   Optimization   EDA   gate sizing   Lagrangian relaxation (LR)   leakage power   physical design   threshold voltage assignment  

摘要： Accurate delay analysis with distributed RC delay can be computationally expensive, and can contribute the majority of the total runtime for gate sizers. Recent works have shown that Lagrangian relaxation (LR)-based gate sizers have produced designs with the lowest power on average. But they are also very slow due to a large number of expensive timing updates spread across several tens of iterations. In this paper, we develop an LR-based discrete gate sizer for fast timing and power reduction. Our gate sizer is multithreaded and is equipped with parallelization enabling techniques, namely mutual exclusion edge (MEE) assignment and directed acyclic graph (DAG)-based netlist traversal (DNT). MEEs are dummy edges assigned to improve load sharing among different threads. DNT facilitates simultaneous resizing of gates belonging to different topological levels. Our Lagrange multiplier update strategy enables rapid convergence of our timing and power recovery algorithms. To reduce the runtime of timing updates, we propose a simple and fast-to-compute effective capacitance model. We further propose mechanisms to calibrate timing models to improve their accuracy. By calibrating the internal timing models only twice, our proposed gate sizing flow facilitates extremely fast design optimization. We benchmark our gate sizer using the ISPD 2012 and 2013 gate sizing contest benchmark suites. Compared to the state-of-the-art gate sizer, our proposed gate sizer is on average 15x faster and the optimized designs have 2.5% higher leakage power. Since we tradeoff timing accuracy for larger runtime speedup, our optimized designs have small timing violations.