关键词： 卷积神经网络   静态随机存取存储器   低功耗   输入输出扩展  

摘要： 卷积神经网络(Convolutional Neural Networks,CNN)在视觉感知领域实现了优秀的分类效果,甚至超越了人类的视觉水平。但是随着网络发展,大规模的训练数据集和大而深的神经网络结构,使得CNN带来高精度的同时也面临着存储的能效和带宽瓶颈,因此如何进一步降低静态随机存取存储器(Static Random Access Memory,SRAM)的能耗,使CNN实现更高能效的计算,具有重要意义。为解决CNN发展面临的存储瓶颈,本文基于课题组在SRAM方面的研究经验,采用SMIC 14nm工艺设计了一款面向CNN的低功耗SRAM存储阵列并完成流片和测试工作。为了满足CNN对大带宽SRAM的需求并降低读写能耗,区别于传统SRAM采用列选择的设计架构,宽输入输出(Input Output,IO)SRAM取消列选功能并将IO宽度扩展了3倍,此外译码电路设计采用两级译码结构以降低其译码延迟,时序电路设计采用复制位线技术以减小工艺变化对SRAM读写时序的影响。芯片测试结果显示,在0.48V到0.9V工作电压下,SRAM正确率为100%;在0.72V、0.8V和0.88V工作电压下,每bit平均读写功耗分别为0.0139A/MHz、0.0157A/MHz和0.0187A/MHz,相较于改进前分别降低了66.98%、65.4%和62.15%。本文基于英伟达深度学习加速器(NVIDIA Deep Learning Accelerator,NVDLA)给出CNN能耗模型并预测了宽IO SRAM对CNN计算能效的优化效果。CNN能耗模型说明卷积运算能耗主要包括SRAM能耗和乘加(Multiply Accumulate,MAC)能耗,占比分别为51.39%和48.61%。本文将宽IO SRAM模型替换列选(Column MUX,CMUX)为4的典型SRAM模型并保持其他架构参数不变,能耗分析结果表明CMUX=1的宽IO SRAM可以减少64.76%的SRAM能耗并使CNN计算能效提升33.28%。

关键词： 物联网   无线传感器网络   入侵检测   信任机制   路由协议  

摘要： 近年来,物联网作为一种新兴的技术,逐渐受到人们的关注。无线传感器网络（Wireless Sensor Networks,WSN）作为物联网的重要组成部分,也随着物联网而飞速发展。然而,WSN相比于传统网络更为脆弱,面临的安全问题也更多。所以针对WSN节点能量有限和计算能力有限的问题设计一个适合WSN的入侵检测系统尤为重要。首先,在对WSN的结构和特点进行分析之后,总结WSN的安全问题,并根据WSN的特点,分析WSN入侵检测需求。针对WSN能量有限,动态性强的特点,设计一种分层结构的入侵检测系统,用来保证WSN的安全性。其次,为满足WSN对入侵检测系统节能性的需求,分析传统的LEACH算法的不足,并在此基础上加以改进,设计出基于遗传算法的WSN分层路由协议。采用遗传算法来进行簇头选择,使簇头的分布和能量更均衡,采用单跳和多跳结合的簇间传输策略,降低了簇头节点消耗的能量。通过Python对该算法进行仿真分析,并与LEACH算法进行对比,证明了本文协议在网络存活时间、网络能量消耗、数据传输量和能量均衡性方面均优于LEACH算法,证明了本文协议的优越性。然后,为满足WSN对入侵检测系统自身安全性的需求,在检测系统中引入信任机制,提出了基于信任机制的安全路由协议。在贝叶斯信任模型的基础上进行改进,采用直接信任和间接信任结合的方式进行信任评价。采用信任机制对基于遗传算法的分层路由协议进行改进,分别在准备阶段、簇头选择阶段和簇间传输阶段加入信任机制,提高网络自身的安全性。通过仿真对正常节点和恶意节点的信任值变化进行分析,证明改进后算法可以有效识别出恶意节点;通过对比改进前后的路由算法的性能,证明改进后算法可以在开销较小的情况下提高网络的安全性。最后,为满足WSN对入侵检测系统检测准确率的需求,在分析了神经网络的特点的基础上,提出了基于粒子群优化的极限学习机（PELM）的入侵检测算法。分析了BP神经网络的缺点,并采用泛化性能较好的ELM进行入侵检测;针对ELM算法随机选择输入层权值和隐含层阈值的问题,采用PSO算法对其初始化阶段进行优化;采用PCA算法对仿真数据进行特征选择,减小入侵检测算法压力。通过仿真对PELM算法的性能进行测试,将其与BP算法和ELM算法进行对比,证明PELM算法具有较高的检测率;统计整个入侵检测系统的运行时间,证明本文设计的入侵检测系统具有较好的实时性。

关键词： 纵观图形处理器   图形处理芯片   低功耗后端设计   时钟树网络   金属填充  

摘要： 纵观图形处理器(GPU)的发展历史，随着电子工艺的不断发展，GPU的性能与可靠性得到了较大幅度的提升，电路的主频与电路规模朝着更高更大的方向发展，与此同时GPU的性能与可靠性得到了较大幅度的提升，因此在人们日常的工作与生活中也得到了广泛的应用。　　在传统的GPU设计过程中，优化目标通常只包括芯片功耗、面积、时延、线长等，而对电源网络与时钟网络的优化设计鲜有提及。而随着GPU用户需求的提高与制造工艺的提升，现有的GPU设置中逐渐开始面临如何对芯片电压域划分、如何最小化电源网络布线面积与如何进行时钟树优化等问题。　　针对上述问题，本文基于Cadence公司的EDI10、QRC与Voltus工具，选取一型28nm图形处理器芯片为研究对象，从文献收集、设计方案分析、物理验证等角度对该型芯片的低功耗后端设计进行了详细的研究，探索解决上述问题的具体方案，并通过计算与仿真对解决方案的合理性与正确性进行了验证，论文的主要工作包括：　　通过收集相关领域的研究文献，对后端设计的分类与基本流程进行了详细的阐述，并对芯片的功耗类型进行了归纳分析，随后针对不同功耗类型罗列了对应低的功耗设计技术，并结合上述理论给出了芯片布局与低功耗时钟树综合的具体设计方案。　　在完成设计方案的基础上，结合设计工具对芯片的各类标准单元放置、时钟树网络优化、时钟树网络布局等过程进行了详细的分析，完成具体的设计流程后，采用分析工具对布局DRC、布局拥塞与时序优化进行了仿真分析，针对GPU芯片的布局、设计规则、电路规则与天线效应进行了物理验证检查。完成上述工作后，为了得出金属填充对芯片工作时序影响的具体方法，分别采用Calibre与EDI10两种工具对芯片进行金属填充，并对填充前后的芯片工作时序进行了仿真分析，得出了有效的填充方法。　　为了对低功耗设计与时钟树优化方案的正确性与合理性进行验证，将采用本文方案前后的时钟树网络参数与芯片功耗进行了仿真研究，并对低功耗、时钟树与芯片整体功能的仿真结果进行了详细的分析，并通过分析给出了设计方法正确性与合理性的验证结果。

关键词： SoC   处理器软核   LS132   FPGA   VxWorks  

摘要： 随着我国航天工程领域任务的日趋复杂化、多样化,业界对航天器的控制中枢——处理器系统的性能要求日益增加,相关研究日益加深。针对进一步降低航天器中的处理器系统的成本,提升系统稳定性,加快运行速度等基本要求,本课题以龙芯LS132处理器软核为核心单元,设计了包含软硬件在内的片上系统So C。本课题的主体内容展开如下:首先,基于完备的资料调研与总结,对So C、FPGA、CPU、片上总线与MIPS32指令集等相关特征进行了论述。在此基础上,开展了LS132处理器核源码仿真实验,从而验证了该处理器核的正确性与功能完整性。其次,归纳了本课题中So C系统的硬件架构的设计以及软件部分的设计流程。在硬件平台设计方面,除对总线模块的设计进行说明并仿真验证之外,实现了系统的程序存储器——Nor Flash控制器的设计与优化。从算法创新的角度,提出了使用解锁省略与写入缓冲器编程算法协同优化的方式提升控制器读写速率,并且通过仿真结果证明本优化设计算法比标准编程算法速度提升约3.5倍,比硬件解锁单字编程算法速度提升约2倍。在So C系统的软件设计部分,包含搭建GCC交叉编译环境,编译启动代码PMON以及设计相关应用文件等内容。最后,基于本课题所设计的So C系统功能进行了一系列的测试实验,主要包括启动代码PMON的编译结果验证,以及所设计的应用文件的平台验证,验证结果表明该片上系统So C的功能完全正确。随后,对So C系统的资源占用情况与系统性能进行了表征与评估,结果表示该So C系统可稳定运行在43MHz的时钟频率下,符合设计要求。从应用创新的角度,本课题基于设计的硬件平台对Vx Works的板级支持包BSP进行了设计与开发,实现了Vx Works操作系统在LS132软核处理器平台上的正确移植。本课题工作为实现航天领域国产芯片自主可控奠定了良好基础,同时为我国航天领域中处理器系统的设计提供了新的思路,具有显著的工程现实意义。

关键词： 异构计算   硬件加速   低功耗   神经网络   内核复用  

摘要： 近年来,深度学习在行业中的各个领域得到了广泛的应用,人工智能技术的进步大大推动了计算机视觉和语音识别等技术的发展。深度学习的研究与发展离不开强大计算能力的支撑,如何满足日益增加的算力需求成了当前研究的热门问题,异构计算以其优异的性能和灵活的结构成为提高计算能力的主流方向。然而,针对复杂的神经网络,要进行大量数据的吞吐运算,从算法到0硬件结构都需要大量的优化。高性能低功耗的FPGA平台解决了需要高度并行硬件结构的问题,本文分别基于Open CL与ZYNQ异构计算框架,对比分析了片内异构与片间异构计算的特点,提出了一种基于FPGA的异构计算优化与实现方法。在该方法中,需要将计算任务划分并将相同操作的代码段分配给同一个子任务,根据子任务的要求,在FPGA中开发了一个可复用、可配置的加速内核,使其具有较高的复用率和灵活性。高度并行化的内核设计挖掘硬件的计算能力,通过内核间的流水线设计增加系统运算吞吐量。此外,通过优化内存访问和接口通信,提高了内核的性能和能耗表现。与传统的异构计算平台相比,它拥有灵活的结构与出色的能耗比,在不影响分类精度的情况下,可用于小型的嵌入式设备。本文分别在DE5-Net FPGA Development Kit和Zynq XC7z035ffg676开发板上验证该实现方法。结合硬件资源、带宽与功耗等参数搭建理论模型,由此得出神经网络在设备上的峰值浮点运算速度。基于该方法的卷积神经网络的实验结果表明,识别图像只需1.1ms,功率为2.5W,与使用相同功耗的ARM的运行效率相比,基于异构平台的卷积运算速度快46.8倍。

关键词： 微处理器   低功耗   电压堆叠   待机   静态随机存储器  

摘要： 随着物联网技术的快速发展,应用于可穿戴设备的微控制器（Microcontroller Unit,MCU）的需求快速增长,受制于电池的续航能力,低功耗微控制器正逐渐成为业界的研究热点。由于微控制器长时间工作在待机模式,待机功耗成为设备功耗的重要来源,而较低的待机功耗降低了片上电源模块的转换效率,这使得片上电源功耗成为待机功耗的主要组成部分,因此,有效降低待机模式片上电源功耗成为微控制器低功耗设计的关键。电压堆叠方案是一种能量高效传递的系统供电策略,将多个模块堆叠串联在同一个路径中,减小并联模块数量,能够在一定程度上降低功耗。但是现有的电压堆叠方案不能彻底关闭片上电源模块,且只适用于相同模块的堆叠,这限制了其在MCU中的应用。本文设计了一种自适应电压堆叠方案,该方案在待机模式下彻底关闭片上电源模块,将静态随机存储器（Static Random-Access Memory,SRAM）、数字逻辑和时钟单元堆叠起来,通过自适应电压调节获得较低的堆叠路径平衡电流,并采用电平保护电路避免堆叠模块分压过低,该方案可以大幅度降低待机功耗。仿真结果表明:在3V电压TT工艺角25℃下,相比传统的待机方案,自适应电压堆叠方案的待机功耗在保护电路使能和关闭条件下分别降低了43.2%和43.4%,与其他两种电压堆叠方案相比,待机功耗下降了38.4%和37.7%。本文以自适应电压堆叠方案为核心,基于TSMC 40nm工艺,完成了一款低待机功耗MCU的设计,并完成后仿真的验证,仿真结果表明:在3V电压TT工艺角25℃下,相比于传统方案,本文设计的MCU待机功耗降低了43.4%。与ULP-Benchmark排名第一的安森美RSL10和第二的Ambiq Apollo相比,本文方案的待机功耗收益为8.5%和75.4%。以ULPMark得分作为综合衡量标准,与传统平坦方案相比,本文方案得分增加了51%,与RSL10和Apollo相比,本文方案的得分增加了39%和274%,获得最高的1390分。

关键词： 传感器   分簇   NB-IoT   低功耗   路径规划  

摘要： 智能仓储管理系统是现代化企业物流和信息流管理的重要组成部分,具有重要的社会经济效益。本文结合NB-IoT远距离无线传输技术优势和蚁群算法用于最优路径规划的理论优势,设计了一种基于NB-IoT的智能仓储管理系统。该系统由数据采集子系统、数据传输子系统和数据处理子系统组成,具体工作如下:在数据采集子系统中,货物形态检测模块具有货物的长、宽、高参数的采集功能。货架空位检测模块具有更新及检测货架占用信息的功能。智能车实时定位模块具有智能车位置信息的实时采集功能。采用两点定位法,通过在仓库对角各放置一个NB模块结合最优配送路径确定智能车的实时位置。在数据传输子系统中,为了满足大规模节点接入场景中数据传输的及时性和低能耗要求,设计了一种基于节点分簇的两级数据汇聚方案。该方案按照节点距离、密度等因素对节点进行分簇,并按照电量因素进行簇头的选取。为了降低传输功耗和获得最优系统能效,具体设计了一种低功耗的数据传输方法,包括:分簇上传采集信息,并采用NB-IoT节点的PSM机制。在功耗方面,通过测控方案的优化和系统功耗的定量分析,验证了该方法可以大幅度增加系统的有效工作时间。在稳定性方面,通过引入簇头节点的自适应调整策略来保证数据传输的可靠性,并提高系统运行时间10倍左右。数据处理子系统主要完成对采集信息的存储和处理。针对最优路径的获取问题,提出了一种基于改进蚁群算法的最优路径获取方案。首先,基于嵌入式Linux平台,利用待存货物的体积信息、待取货物信息和货架占用信息,筛选出目标货架。其次,基于蚁群算法的技术优势,并通过遗传算法的引入加快初始信息素的积累,以促进蚁群算法的快速全局收敛。最后,融合货物配送紧急程度、运送能耗、配送时间等多种配送情形,得到符合各种配送情形的最优存取路径。结合两点定位法和最优路径,能够在小车运送货物过程中实时监测小车位置,并控制小车按照最优路径行驶,从而达到精确导航的目的。通过与传统蚁群算法的比较,该融合算法能够缩短一半以上的迭代次数,在精度和复杂度上有很大提升,能够满足仓储环境的及时性和精确性要求。

关键词： 低功耗   SoC   处理器   RISC-Ⅴ  

摘要： 本文在精简指令集RISC-V架构的基础上,设计出一个低功耗模式的芯片级系统(SoC),可用于小型人工智能芯片.设计分成睡眠、低频以及停机三个模式.借助VCS与VERDI来联合进行仿真,利用VIVADO来计算与分析.发现停机模式降低的幅度最大,达到63％,其余的模式分别降低8％与4％.在FPGA板的能耗测试中,发现睡眠模式下的能耗降低了19％.

关键词： Sigma-delta调制器   低功耗   开关电容   信噪比  

摘要： 模数转换器（ADC）是连接模拟电路和数字电路的重要接口。随着手机、手环、平板电脑等移动消费电子产品的广泛使用以及新兴的可穿戴设备的出现,高性能、低功耗的ADC已经成为广大模拟电路和数模混合电路领域的研究者们关注的对象和追求的目标。在医疗技术水平飞速发展的今天,医疗设备检测和分析生理信号的能力至关重要,不管是体温计、血压计,还是绘制心电图、脑电图,检测模拟信号依靠传感器,而分析模拟信号的核心单元则是ADC。因此,模数转换器的性能直接决定着医疗设备的性能好坏。Sigma-delta ADC通过利用过采样、噪声整形和降采样数字抽取滤波等技术,在模拟领域通过要求不高的模拟电路处理低精度信号,降低模拟电路设计难度,而在数字域进行高精度的信号处理,充分应用了数字电路强大的信号处理能力。以较低的功耗和简单的电路获得极高的有效位数,应用于高精度音频电路、高精度测量仪器以及生理信号测量中,现有的SOC也广泛采用成熟的ADC IP。Sigma-delta ADC因为其高分辨率、高线性度、低成本等特点得到越来越广泛的应用与逐步深入的研究。本文首先分析了模数转换器的宏观工作原理,在对大部分种类的ADC有了系统了解的基础上,然后通过对比各类转换器的优缺点与适用场合,结合目标应用领域的输入信号特点,选定Sigma-delta ADC作为设计方案。接下来对Sigma-delta调制器的工作原理进行深入地分析,通过比较各种架构方式的优缺点以及使用时的要求,在对Sigma-delta调制器性能与调制器的阶数、过采样率和量化器之间的关系加以总结之后,在simulink中采用SD Toolbox工具箱对Sigma-delta调制器进行matlab建模与仿真,选定二阶单环一位量化的CIFB结构作为目标,得出各电路模块对应的大致参数要求。在具体的电路设计过程中,一方面采用工程上比较先进的电路结构（如高性能低功耗的开关电容运算放大器、开关电容共模反馈等）,另一方面引入一些能够显著优化调制器电路性能的技术手段（如斩波技术等）。最后在SMIC 0.18μm CMOS工艺条件下,采用3.3V模拟电压和1.8V数字电压供电,在cadence中完成了24位输出的二阶Sigma-delta ADC模拟调制器部分的电路设计,设计目标为有效位数达到16位。仿真结果显示在输入信号幅度为1.08V,频率为2.5k Hz时,将输出信号采样并在matlab中进行FFT分析,得到调制器输出信噪比为98.3d B,即获得有效位数为16.03位,芯片功耗为21.6m W,达到了预期设计目标。

关键词： 环形振荡器   DLS逻辑电路   低功耗   数字校准  

摘要： 随着5G通信和大数据时代的到来,各种无线物联网和通信基础设施之间的数据传输更为密切,而这些通信设备都少不了时钟的驱动,时钟电路在芯片中占着很重要的地位。振荡器是一种常见的时钟电路,它的种类有很多,但是目前在低功耗、低成本、可集成的芯片领域里面,RC振荡器和环形振荡器是最常用的。本文的目标是设计一个极低功耗的动态泄漏电流抑制（Dynamic Leakage Suppression,DLS）环形振荡器,它可以产生一个32.768KHZ的振荡频率,并且可以通过数字电路校准的方法来提高输出频率的精度,从而提高稳定性。本文的主要工作包括:首先,设计了可调节频率的DLS环形振荡器,它的调频分为粗调和细调。其中6-bit DAC阵列作为粗调电路,通过电容的切换改变输出电压从而去改变DLS逻辑电路栅极的电压,控制电流变化来调节频率;6-bit电容阵列作为细调电路,通过改变电容阵列的总的容值来调节频率。其次,设计了一个输出频率随电压、温度和工艺偏差小于百分之一的RC振荡器,它作为频率基准源,去校准DLS环形振荡器。因为RC振荡器的功耗较大,所以它的工作状态为周期唤醒,校准完毕以后马上关闭。然后,使用verilog设计了数字校准电路,简单验证了数字电路的正确性以后进行了数模混合仿真。最后,完成了整体的版图设计,并进行了后仿真验证。本文基于TSMC 180nm的工艺,在virtuoso中进行了振荡器的版图设计和后仿真验证。仿真结果表明:在电源电压为600mV,温度为27℃,工艺角为TT时,经过数字校准以后的输出频率为33.1KHZ,功耗为5.47nW;在电源电压为600mV,工艺角为TT的条件下,温度从-10℃变化到80℃时,振荡器的输出频率变化为155ppm/℃;在温度为27℃,工艺角为TT的条件下,电源电压从0.5V变化到0.9V时,振荡器的输出频率偏差为2.25%/V。