关键词： 氧化铟锡晶体管   低功耗   高性能   逻辑门电路   射频电路  

摘要： 氧化物半导体具有宽禁带(E>2 e V)、合适的迁移率(μ=10～100 cm/V·s)、低温制备(T<400℃)等特点,常用在薄膜晶体管(TFTs)的沟道层中。近年来许多研究工作表明,氧化物半导体可以克服短沟道效应并实现高性能晶体管,同时表现出极低的静态功耗,可制备超低功耗电子器件,为开发下一代半导体提供了思路。氧化铟锡(ITO)是一种高电导,锡掺杂的半导体,禁带宽度约为3.5 e V,迁移率约为30 cm/V·s。由于载流子浓度过高,它的电流开关比低于传统氧化物半导体,因此目前关于氧化铟锡晶体管的研究非常少。但作为一种透明导电材料,氧化铟锡已经被广泛应用在涂料、太阳能电池、以及最常见的显示行业中。这种商业可制、成熟开发、具有独特电子特性的材料是薄膜晶体管和高性能电子晶体管都适用的沟道材料。此外,氧化铟锡的相对介电常数比铟镓锌氧化物(IGZO)或氧化锌(Zn O)低,在实现低功耗超短沟晶体管方面具有更大潜力。因此本文对氧化铟锡材料特性进行了详细研究,结合超薄的器件结构和极好的界面质量,成功制备出基于氧化铟锡的低功耗高性能电子器件。本文通过调节磁控溅射过程中的氧组分比,减少其体内的氧空位,并大幅降低薄膜厚度,将氧化铟锡从金属态转变成半导体态。然后采用高相对介电常数(高κ)材料铪镧氧(Hf La O)作为栅介质制备出全耗尽型晶体管。本文利用3.5 nm氧化铟锡和5 nm铪镧氧的超薄体结构实现了超短沟器件。15 nm沟长器件的关态漏电流保持在10f A/μm以下,电流开关比高达10以上,有效克服短沟道效应,证明了氧化铟锡晶体管在低功耗电子器件领域的巨大潜力。本文利用氧化铟锡晶体管极好的亚阈特性和饱和特性设计了具有超高增益的增强-耗尽型(E-D)反相器。2.5 V偏压下的增益可达467,是目前氧化物半导体反相器中最高增益,同时远超基于二维材料(2D materials)的反相器,如二硫化钼(Mo S)、黑磷(BP)等。然后利用这种超高增益的反相器构建与非门,或非门和四驱静态随机存取存储器三种基本电路单元,实现了稳定的逻辑输出功能。接着在增强-增强型(E-E)反相器的基础上设计自举型(BST)反相器,并制备5阶环形振荡器,其传播延迟低至0.49ns/stage,创造了氧化物半导体环形振荡器中最好记录,由此证明氧化铟锡晶体管极高的工作速度。本文制备出基于氧化铟锡的射频晶体管,实现截止频率(f)和最大振荡频率(f)同时大于10 GHz,性能优于同类型其他半导体射频器件。本文对氧化铟锡晶体管进行混频测试,再次验证氧化铟锡在高性能电子器件领域的潜力。以上对氧化铟锡晶体管的研究不仅是对氧化物半导体研究的极大拓展,并且为下一代半导体开发提供了新的方向。

关键词： 锂电池保护芯片   温度保护   电压保护   电流保护   低功耗   高精度  

摘要： 锂电池因其低成本、高容量、无污染等优点,被广泛应用于便携式电子设备和大型电动产品中。锂电池使用过程中的过充电、过放电、大电流、短路以及高、低温都有可能造成锂电池特性恶化,影响电池的使用寿命和性能。因此,每一块锂电池都需要保护芯片来保证锂电池的安全和寿命。然而,目前国内锂电池保护芯片存在精度低、功耗大、功能集成度低等问题。针对国内锂电池保护芯片存在的问题,本文基于GF(Global Foundries)0.18μm BCD(Bipolar CMOS DMOS)工艺,研究了一款在芯片功耗和检测精度均具有一定优势的锂电池保护芯片。该芯片支持3节锂电池串联检测保护,集成了电压、电流和温度三大保护功能。其中,电压保护模块实现锂电池的过充电、过放电保护;电流保护模块实现锂电池的充电过流、放电过流和放电短路保护;温度模块实现锂电池高、低温保护。此外,芯片内部还设计有保护延时时钟和禁止0V充电功能。针对芯片功耗问题,在系统低功耗设计方面,采用了动态功耗控制和时分复用技术,全面降低系统的动态功耗。在模块低功耗设计方面,研究了亚阈值特性的低功耗比较器实现所有保护模块的比较检测;研究了低功耗电压采样方法,实现多节锂电池电压的低功耗采样。后仿真结果表明:芯片温度保护模块动态平均电流300n A,电流保护动态平均电流100n A,电压保护动态平均电流1.77μA。针对检测精度问题,芯片采用电阻修调网络设计,提升温度保护模块检测精度;研究了具有温度补偿的升压方法提升充电电流检测精度;研究设计了高精度的延时电路架构,精确实现电压保护延时。为了验证上述方法和新的电路架构,本文设计的锂电池保护芯片的版图面积1029μm?1205μm。后仿真结果表明:芯片过充电保护精度±22m V,过放电保护精度±17m V,充电过流保护精度±14m V,放电过流保护精度±7m V,高低温保护精度±1℃。芯片静态工作电流10μA,休眠电流3μA。芯片功能和性能都达到了设计指标,同时在精度、功耗等性能指标上与目前国内研究的锂电池保护芯片相比具有一定优势。

关键词： 隧穿场效应晶体管   反相器   亚阈值摆幅   异质结   低功耗  

摘要： 随着集成电路特征尺寸的逐渐缩小,MOSFET发展受到了严重限制,同时芯片功耗与性能之间的矛盾也日益突出。为了解决芯片功耗与性能之间的矛盾,隧穿场效应晶体管（Tunneling Fileld-Effect Transistor,TFET）引起了广大学者的关注。TFET依靠带带隧穿的工作机理,在室温下亚阈值摆幅能够突破60 m V/dec,这样使得器件在极低的电源电压下可以正常工作。目前国内外针对TFET器件已展开了多方面的研究,但是针对TFET反相器的研究相对较少,仍然处于起步阶段。同时,TFET与MOSFET工作机理不同,其反相器设计也有所不同。在TFET反相器中功耗与频率特性容易受到器件双极效应,米勒电容等非理想因素的影响,并且器件的设计、工艺参数,对器件本身的特性有影响,对电路也有影响,往往各种因素的影响是复杂。因此TFET反相器的设计是一个材料级、器件级、电路级多参数优化的过程,在基于TFET反相器设计时应当采用设计工艺协同优化（Design Technology co-optimization,DTCO）的理念。基于上述背景,本文采用DTCO理念首先围绕传统结构的纯硅（All-Si）TFET反相器进行了设计方法研究。然后针对纯硅TFET反相器中存在的问题提出了一种新型异质结TFET。最后基于该新型异质结TFET设计了一款新型异质结CTFET反相器,使得反相器功耗降低,频率特性得以提升。本文所展开的工作主要有:（1）针对在传统结构纯硅TFET反相器设计过程中出现的三个重要问题进行了重点研究,使得反相器特性得到改善,比如:通过降低TFET漏区掺杂浓度解决了器件的双极效应问题,从而降低了CTFET反相器的静态功耗;通过在器件中引入GateDrain Underlap（GDU）结构,使得器件栅漏电容降低,从而降低米勒电容,改善了CTFET反相器电压过冲的问题;通过研究源区掺杂浓度对TFET器件的影响,使得NTFET与PTFET器件性能得以匹配,解决了CTFET反相器中特性不对称的问题。（2）为了实现高性能反相器,从器件一级出发,设计了一种新型的Ge/Si异质结PTFET,该器件能够在较低的工作电压0.3 V时工作,同时最小亚阈值摆幅低于3m V/dec有利于互补型反相器能耗的降低。该器件采用异质结线隧穿结构,有效的提升了器件开态电流,使得电容充放电更加迅速,有利于提升反相器的工作频率。设计了该新型器件后我们对器件的工作机理进行了深入分析,并且为了与NTFET进行特性匹配,重点研究了器件物理参数及结构参数对器件特性的影响。（3）利用第四章提出的新型异质结PTFET,确定了新型异质结NTFET与PTFET的主要材料结构及物理参数,使其开态特性与亚阈特性得以匹配。同时利用仿真软件对新型异质结CTFET反相器进行了仿真,通过仿真实现了高速低功耗的设计目标,并与其他文章中的工作进行了对比,本文设计的新型异质结CTFET反相器在0.2 V的工作电压下增益可达到35,工作频率接近GHz。最后为了方便相关实验的开展又对新型异质结CTFET反相器进行了初步的工艺设计。

关键词： 便携式设备   心电信号   模拟前端   低功耗   干扰消除  

摘要： 信息科技的进步加速了健康医疗系统的蓬勃发展。无线体域网和可穿戴系统芯片的最新研究促进了个性化保健和各种疾病的有效治疗。随着超大规模集成电路和片上系统的发展,生物系统微型化目标在当代得以实现。生物电信号采集模拟前端是便携式医疗设备中重要的组成部分,是连接前端接口系统到数据处理器的桥梁。因此,研究低功耗、微型化、高性能生物前端采集系统芯片具有重要的产业意义和广阔的应用前景。心电信号的低频低幅度特性,对模拟前端电路的噪声性能、功耗和芯片面积等提出了严苛的要求。本文以心电信号采集模拟前端电路为研究方向,对心电信号采集处理的关键技术进行了系统研究。本文首先给出了电极和心电信号特性,并针对心电信号采集环境特点,确定模拟前端电路设计指标要求。在此基础上,从关键电路和技术角度研究了低功耗高性能模拟前端实现方案。详细阐述电路在降低功耗、消除干扰和优化噪声上所涉及的先进技术方案。并最终采用一种斩波耦合电流复用仪表放大器、低通滤波器和逐次逼近模数转换器组成的系统架构予以实现,对心电信号进行了有效采集与处理。(1)在仪表放大器中采用多通道复用电流运算放大器,实现了两通道输入级共用同一电流源,降低了前端电路的整体功耗;采用斩波调制技术有效消除了电路的闪烁噪声和输入失调电压;采用直流消除环路、纹波抑制环路以及右腿驱动电路分别降低了前端电路的电极偏移电压、高频纹波以及工频干扰。此外,为了提高模拟前端电路的采集质量,减小心电信号幅度的衰减,采用新型斩波耦合方式提升模拟前端输入阻抗。(2)该前端电路集成了三阶开关电容滤波器,通过滤除高频噪声来提高信号质量,并设置有效信号带宽避免模数转换器出现混叠现象。(3)设计了一款逐次逼近型模数转换器,针对低功耗需求利用dummy电容,在相同精度下电容阵列总电容减半,有效减少芯片功耗与面积,提高了整体芯片的集成度。基于SMIC 0.18μm CMOS工艺,实现一款低功耗电流复用心电信号采集模拟前端电路。并完成了整体电路的搭建,仿真和版图设计,同时进行了流片,封装和测试。该前端电路芯片面积为0.72mm,在1.8V供电电压下,功耗为16.11μW,输入阻抗为2.6GΩ,所设计的两通道低噪声放大器在0.5-250Hz带内的增益为39.6d B,等效输入积分噪声为1.4μVrms,CMRR为93d B,PSRR为85d B,整体有效位数为8.62位,电路各项指标均满足设计要求。

关键词： LPDDR4内存控制器   低功耗   功耗分析   功耗优化  

摘要： 近年来,随着人们对科技产品的需求不断提高,使得性能高、续航能力强的移动电子设备越来越多的出现在人们的日常生活中。在移动设备工作过程中需要内存和处理器模块进行大量的数据交互访问,因此内存控制器作为数据传输的媒介,在整个系统中发挥着至关重要的作用。与此同时,半导体工艺制程的不断进步以及数字集成电路设计方法的不断优化,使得芯片电路设计的复杂度和集成度不断提高,由此会导致芯片的整体功耗不断上升,这会带来芯片的性能和可靠性的问题,如何在满足芯片性能的前提下实现低功耗成为了芯片设计重点关注的问题。本文主要针对处于空闲状态下的LPDDR4内存控制器的功耗进行重点分析和研究。本文主要研究对象为LPDDR4内存控制器,它主要负责内存和处理器等外部模块之间数据的相互交流。随着集成电路设计技术的不断发展,内存不断更新换代,其容量不断增大,性能也不断提升,此外处理器等模块的性能也在不断提高。为了提高内存和处理器之间的数据传输效率,作为传输媒介的内存控制器也需要不断提高其传输数据的性能以匹配高性能的内存和处理器。随着内存控制器性能的不断提升,该模块所产生的功耗也有明显增加,高功耗会使得模块内部温度上升,导致内存控制器的性能和可靠性出现问题。为了满足对内存控制器高性能和低功耗的需求,在对内存控制器进行电路设计过程当中需要进行低功耗设计。本文所研究的LPDDR4内存控制器,虽然有关于低功耗的操作模块,但是在实际项目应用中,该低功耗操作模块并不能满足系统需求,因此需要对LPDDR4内存控制器进行进一步的功耗优化。本文主要从RTL级和逻辑门级两方面针对不同工作场景下的LPDDR4内存控制器进行功耗分析及优化。首先针对数字集成电路中功耗的各种来源以及不同抽象层次上的功耗原理和优化方法进行简单介绍;然后对内存的发展以及工作原理进行简要阐述,并对LPDDR4内存控制器的工作原理和电路结构进行分析;其次根据LPDDR4内存控制器的工作原理和电路结构以及不同抽象层次的功耗优化技术,在RTL级利用时钟门控技术针对不同时钟域中的时钟信号进行功耗分析及优化,在门级针对后端时钟树结构进行功耗分析及优化;最后根据在RTL级和门级优化前后的功耗仿真数据进行对比分析,可以发现在RTL级功耗优化约48%,在门级功耗优化约26%,并将仿真数据和实际芯片测试数据进行比较,确认功耗优化的实际效果。该模块属于英特尔的实际工作项目,通过上述的功耗优化策略,使得芯片上LPDDR4内存控制器的功耗有明显降低,在空闲状态下功耗优化达到最大化。

关键词： 智能照明系统   ZigBee   低功耗   照明多元化  

摘要： 随着智能物联技术和LED照明的飞速发展,智能照明的概念应运而生,传统照明系统目前存在电气布线繁冗,功耗高,照明环境单一化的问题,已经无法满足人们对照明环境的高要求。如何把智能物联技术有效融合进LED照明系统,发挥智能物联控制技术部署便捷和LED的节能优势,成为一个新的研究方向。作为城市生活的重要组成部分,各办公场所都在向办公智能化积极靠拢,LED照明技术与智能物联技术的有效结合可以达到节能减排、降低办公照明的运行成本、改善工作体验的目的。本文重点研究ZigBee技术在办公场所智能照明系统中的应用,设计了一个用于办公场所的智能照明系统,系统以ZigBee技术为核心组建无线传感器网络,对范围内的照明节点进行无线控制,采用PWM调光技术对通过LED芯片的电流的占空比进行调节,得到不同亮度、不同色温的照明灯光,配置多元化的照明模式,满足不同的办公照明需求。同时搭建上位机控制系统,办公人员可以利用PC端控制面板对灯光进行适当调控。选取一个有代表性的场景,进行现场环境建模仿真,发现可以有效改善现有的照明环境,具有高效节能、布置简单、照明模式多元化等优点。主要的研究重点如下:搭建以ZigBee技术为核心的无线传感器网络硬件平台,实现对各照明节点的无线控制,通过照度传感器采集各区域的照度信息,获得实时的照明数据。使用L224A芯片,设计PWM调光接口,实现对LED的线性调光,解决传统调光能耗高,效率低,调光效果粗糙的问题。建模仿真,使用DIAlux光环境仿真计算软件搭建一个模拟室内办公照明场景,调节灯具的调光比,获得现场环境中的照度均匀度数据,解决无法在现实生活中改造照明系统的问题。搭建上位机系统,开发PC端照明系统控制软件,实现上位机和ZigBee网络的通信,可以通过PC端软件,对系统进行针对性调控,可以改善传统照明系统中灯具管理单一,控制方式落后的问题。

关键词： 金属氧化物薄膜晶体管   差分逻辑   低功耗   射频识别  

摘要： 金属氧化物薄膜晶体管(Metal Oxide Thin Film Transistor,MO TFT)因为载流子迁移率高,透明性好和工艺简单等优点,具有广泛的应用前景。使用MO TFT制备的集成电路向着更高集成度、更大规模和更复杂的趋势发展,对电路性能也提出了更多新的需求。然而,由于有源层材料的限制,MO TFT还无法实现互补的高性能P型晶体管,这将不可避免的对制备电路的功耗、速度和稳定性造成影响,难以满足高性能需求。因此,对于纯N型MO TFT电路的性能优化研究具有极为重要的意义。本文设计了一种差分逻辑单元,可解决纯N型电路中传统逻辑单元的静态功耗问题。该逻辑单元利用交叉耦合的正反馈结构消除了静态电流通路,可以有效的减小静态功耗。仿真结果显示,差分逻辑单元可以提供互补输出信号,有利于减少逻辑复杂度。在保证了输出驱动能力的同时,实现了接近为零的静态功耗。本工作主要在电路逻辑结构的层面上对MO TFT数字电路进行性能优化,从底层模块入手,用差分逻辑单元进行改进,分别实现了射频识别(RFID)标签电路和超前进位加法器电路的功耗与延时的降低。针对RFID标签电路的功耗问题,使用差分逻辑改进标签内部的译码器电路。流片测试结果表明,该差分逻辑译码器使整体电路的功耗降低了20%以上,而输出数据速率能够保持较高的水平,该优化方案适用于电源电压较高的应用场景。进一步,结合基于控制上拉原理的内置时钟产生电路,整体电路的功耗降低了至少40%,该优化方案可以满足功耗要求更严格的应用场景。两种优化方案都不需要增加额外的晶体管,且优化效果对电源电压的变化不敏感。针对超前进位加法器电路的进位传输延时问题,使用差分逻辑结合互补传输管逻辑重新设计了电路结构,该设计方案减少了门电路的堆叠与电路晶体管的数量。仿真结果表明,该4位超前进位加法器的传输延时降低了20%以上,进位链路的功耗降低了73%,同时保证了与传统结构相同的输出摆幅和驱动能力。本文着重于对电路逻辑结构的改进,以得到更具普适性的性能提升方案,可为MO TFT数字电路的性能优化研究带来全新的视角,有利于实现更高性能的电路系统。

关键词： 脑机接口   图像传感器   低功耗   生物医学  

摘要： 图像传感器作为一种将光学信号转换成电信号的设备,已经被广泛应用于数码相机、电子光学、医学成像等等领域。从早期的模拟影像系统到现在的数字影像系统,图像传感器已经经历过无数次的更新迭代。直到如今,图像传感器主要分为感光耦合元件(Charge-coupleddevice,CCD)和互补式金属氧化物半导体有源像素传感器(CMOS active pixel sensor)两种。相比于CCD,采用标准CMOS工艺制造的CMOS图像传感器,能够在同一芯片上集成定时器和控制电子设备、传感器阵列、信号处理电子设备、模数转换器等。它使用标准逻辑电源电压工作,消耗的功率很小。近年来CMOS已经在多数领域逐渐取代CCD。本设计的图像传感器主要应用于生物医学脑机接口领域。脑机接口系统作为大脑和电子机械设备之间沟通的桥梁,是当代科学研究的一个重要领域。它被广泛应用于医学神经修复领域,例如人工耳蜗、人工视网膜、人工假肢等等,可以实现大脑对神经假体的控制。这个过程首先需要对大脑神经信号进行采集,再把大脑的神经信号变成计算机可以识别的电信号,进而控制神经假体。采集大脑信号方法传统上是通过脑电图的方式来实现的,而本次采用的是侵入式图像传感器。为了避免芯片发热以至于损伤大脑细胞,就要求图像传感器芯片的功耗尽可能低。因此,低功耗就成为了一个重要的研究方向。本文提出了一种基于信息-时间变换(Pulse-width modulation,PWM)的超低功耗图像传感器,首先像素部分通过光电探测器将光强信号转换成电流信号,把电流信号转换成电压信号送到信息-时间变换电路。在信息-时间变换电路中,电压信号转换成脉宽信号。最终,每一个波形的脉宽就对应了光强信号。这种结构简单,和采用ADC的方式相比较,信噪比和动态范围并没有优势。但由于大大减少了晶体管的数量,使功耗得到了降低。本文设计的图像传感器选用了 0.18um工艺,在室温条件下供电电压为3.3V。像素分辨率为400×400,像素大小为6×6μm2,快门方式为卷帘快门(Rolling shutter),最低动态范围为65.5dB,最大信噪比52.75dB,功耗为0.57mW。输出模式为PWM。

摘要： 瑞萨电子集团宣布扩展其超低功耗嵌入式控制器RE产品家族,推出采用瑞萨突破性的SOTBTM(Silicon on Thin Buried Oxide,薄氧化埋层覆硅)制程工艺、基于Arm Cortex-M0+内核构建的新品。该RE01群最新成员搭载256KB闪存,区别于已量产、集成了1.5 MB闪存的现有产品。该全新控制器具备最小3.16 mm×2.88 mm WLBGA封装尺寸,且针对用于传感器控制的更紧凑的物联网设备的产品设计进行了优化,适用于智能家居、智能

关键词： 软件开发   多线程程序   死锁检测   在线测试  

摘要： 多核处理器的快速发展极大推动了大规模并发程序的广泛使用。从底层的操作系统到上层的应用程序、从服务器到客户端都大量使用并发处理。然而，并发程序开发的复杂性带来了严重的并发缺陷。死锁作为一类重要的并发缺陷，其发生会阻止程序的进一步运行，严重影响软件的可用性和可靠性。　　死锁大量存在于多线程程序中。由于多线程程序执行的不确定性，程序开发中的内部测试不可能检测到所有的死锁，即已经发布的软件产品中仍然可能有死锁存在。因此，可用于已发布产品的在线预测性死锁检测变得十分必要。然而，目前已有的预测性死锁检测算法例如MagicLock和Undead，都会在一个大的程序执行轨迹上直接进行指数级时间复杂度的死锁预测，因此会引入巨大的时间开销。这使得其只能被用于内部测试，很难部署到程序客户端。　　本文提出了首个在线的预测性死锁检测算法AirLock，可以用于程序开发过程中的内部测试，也可以在已经发布的软件产品上进行死锁预测。AirLock算法在程序执行过程中维护一个大小基本稳定的预测性可达关系图，其表示锁之间的可达性关系。在有死锁检测需求时，AirLock算法首先执行一个多项式时间复杂度的检测算法用于在预测性可达关系图上找简单环（包括直接环和间接环）。在存在间接环的情况下，AirLock在预测性可达关系图的极小子图上执行一个指数级的搜索算法重构直接环。最后，AirLock为每个直接环构造相应的死锁。　　本文选取了7个真实的大规模程序作为测试集。在实验中，AirLock算法具有测试的完备性，即可以检测到与MagicLock算法和Undead算法相同数目的死锁。在时间开销方面，AirLock算法平均检测时间仅需被测程序运行时间的3.5％，这一数据相比于MagicLock和Undead至少降低了三个数量级。在高频的死锁检测过程中，例如在检测周期为5秒时，AirLock算法的时间开销小于5％。实验结果有效验证了AirLock算法可以适用于软件客户端的在线预测性死锁检测，且可以在长时间运行的程序上进行死锁预测。