关键词： 硬件木马   OpenMIPS处理器   代码风格   触发率   可控性   低功耗  

摘要： 近十多年来发现的硬件木马,通过在集成电路设计流程的不同阶段对芯片恶意修改,颠覆了传统上人们对电子设备安全性只与软件系统有关的认知。全球经济大背景下,芯片设计和制造对第三方实体的依赖程度越来越高,为硬件木马攻击提供了更多可能。回看我国自身,一方面,人工智能等技术的不断革新,为芯片产业发展提供了良好机会。另一方面,高端芯片、先进制造、电子设计自动化工具等领域的严重落后,反映出我国芯片自主可控能力亟需加强的事实。面对挑战与机遇并存的情况,更应该对硬件木马带来的新型安全问题加以重视。该领域目前虽然在硬件木马应对策略研究方面进行了大量研究,但是对硬件木马设计相关的研究较少。同时,硬件木马的实现方式较为传统,无法充分反映其所带来的安全问题的紧迫性,也难以使硬件木马应对策略研究取得创新性进展。针对上述问题,本文针对能够恶意篡改电路原有功能的功能型硬件木马,关注其设计目标中的设计约束,以最为重要的如何获取最优隐蔽效果为切入点,提出了四种功能型硬件木马隐蔽技术。第一,分析现有的功能型硬件木马代码风格,在此基础上提出基于空间分布的代码风格,最大程度利用原电路已有资源或与原电路工作特点结合;第二,针对应对策略中逻辑测试法在电路改动或测试向量生成过程中只关注低概率节点的情况,提出了基于高低概率节点的低触发率技术。对该技术所需的节点概率和组合概率获取方法进行了详细分析。目的是摆脱对低概率节点的完全依赖,进一步降低功能型硬件木马触发率;第三,考虑到使用高低概率节点构成功能型硬件木马虽然能降低触发率,但攻击者不能在电路运行时随时将其触发的情况,为此,提出引入模拟电容型硬件木马的高可控技术;第四,探讨性地分析了各类功能型硬件木马在实现过程中的低功耗设计技术,对于计数器型硬件木马,使用两级级联的方式降低动态功耗。本文以OpenMIPS处理器为目标电路,运用上述隐蔽技术,设计了四种11款功能型硬件木马,分别为篡改PC寄存器木马、定时中断木马、强制复位木马、流水线数据前推木马。本文使用EDA工具对设计进行了逻辑功能验证,结果表明,所有功能型硬件木马均能实现预期效果,对目标电路的面积、功耗影响较小。此外,分析了隐蔽技术的运用效果。针对第一点,在设计功能型硬件木马时使用空间分布的代码风格,和使用现有的代码风格相比,目标电路的状态机覆盖率提升36.63%。同时,条件、分支、翻转、行覆盖率更加接近原始目标电路;针对第二点,和只使用低概率节点实现的功能型硬件木马相比,使用高低概率节点实现的功能型硬件木马的触发率最多降低了87.5%;针对第三点,仿真了各种温度、电压下模拟侧的触发时间和恢复时间变化情况,以探究高可控技术的适用范围;针对第四点,结果表明,通过两级级联的方式能够降低计数器型硬件木马的功耗,其中触发结构的动态功耗最多能降低24.55%。在本文的最后,还分析了每种隐蔽技术未来可能的应对策略。

关键词： 无片外电容LDO   低功耗   快速瞬态响应   动态偏置结构   嵌套密勒补偿  

摘要： 随着当今各类便携式小型设备的发展,人们对广泛应用于这些设备的芯片提出了更高的设计要求。其中低压差线性稳压器(LDO)的应用非常广泛,对于一些功能复杂的芯片来说,在一块芯片上可能就需要用到十几颗LDO。针对不同的应用场景,LDO的性能设计要求也不尽相同,但是总体的要求是要尽量做到低功耗、低成本以及高集成度。无片外电容LDO是当前LDO的一个热门研究方向。由于去掉了片外电容,无片外电容LDO非常适合于电路的集成,符合高集成度的发展趋势。但是也因为无片外电容LDO去掉了片外大电容,再加上低功耗的设计要求下,电路的稳定性和瞬态响应变得很差,这是无片外电容LDO设计的重点和难点。目前许多学者和工程人员对该问题进行深入的研究,也给出了很多解决方案。本论文也是根据这些设计要求,设计了一款低功耗快速瞬态响应的无片外电容LDO。论文主要工作内容如下:本论文针对LDO的瞬态响应性能进行深入的研究,介绍了五类快速瞬态响应LDO结构,对LDO的瞬态响应性能有了进一步的理解,为后文的电路设计提供指导。设计一款基于SMIC 55nm CMOS工艺的低功耗带隙基准,为LDO电路提供基准电压。带隙基准电路进入稳态后,所有的MOS管均工作在亚阈值区。仿真结果显示整个带隙基准的静态电流仅为275n A,温度系数为40.2ppm/℃,输出电压为1V。同时,为了减小带隙基准启动时间,增加了启动电路,电源上电后启动时间为8.9μs。设计一款基于SMIC 55nm CMOS工艺的低功耗快速瞬态响应无片外电容LDO,应用于片上SOC电路中,以满足低功耗、快速响应及稳定等要求。(1)通过采用嵌套密勒补偿的方式,实现了无片外电容LDO结构的稳定。(2)通过采用动态偏置技术,增加了LDO的环路带宽,改善了瞬态响应性能。(3)通过采用限定LDO的功率管最小电流的方法,解决了动态偏置结构的LDO在低负载电流下的稳定性问题,实现了LDO在0-100m A全负载电流范围内的稳定性。(4)将瞬态增强电路与限定功率管最小电流电路相结合,既保证了LDO在低负载电流下的稳定性,又减小了LDO的过冲电压。最终仿真结果显示,输入电压为1.4V时,在零负载电流下LDO消耗20μA静态电流,输出电压为1V。负载电流在1μs内由0到100m A跃变时,瞬态响应时间小于3.02μs,下冲电压为179m V;负载电流从100m A到0跃变,过冲电压为142m V,恢复时间为1.10μs。另外,LDO在低频时的电源抑制为71d B,负载电流为100m A时的线性调整率为0.22m V/V,负载调整率为2.43μV/m A。

关键词： 蒸渗仪   生理监测   农业物联网   LoRa   NB-IOT  

摘要： 在植物的生长过程中,蒸散作为植物水平衡运动的重要分量,对于研究植物整个生理周期的耗水规律和计算植物生理参数有着重要的意义。本文在传统大型蒸渗仪的基础上进行了改进,分别搭建了基于低功耗广域网技术的盆栽植物多点蒸散测量系统和基质栽培植物生长监测系统,实现了植物生长和生理信息的无入侵、实时、准确获取。本文的主要研究内容如下:1、开发了一套多路盆栽植物蒸散在线测量系统,系统由低功耗盆栽称重节点、网关和PC端监测软件组成,网关通过组建的LoRa星型网络接收各个盆栽测量节点的数据,将数据打包后通过NB-IOT/RS-485方式发送至监测软件端。监测软件能够在线获取各盆栽重量,自动计算各盆栽的小时/日蒸散速率。通过温室盆栽生菜实验对系统进行了试验,数据分析结果基本符合生菜蒸散耗水规律,验证了系统的可行性。2、开发了一套针对于基质栽培模式植物的生长监测系统,系统包括低功耗采集节点(蒸散测量、生长测量、环境采集)、网关和PC端监测软件。软件通过网关接收各个节点数据,能够实现对基质栽培模式下植物蒸散速率、生长速率、基质含水量、回液率等参数的在线计算。通过基质栽培番茄实验对系统进行了试验,对试验数据分析所得出的番茄相关生长活动规律与现有的研究保持一致,验证了系统的可行性。3、针对系统的测量精度、网络通信、功耗特性进行了测试。首先对系统中设计的称重节点所用的称重传感器从线性、温漂、蠕变三个方面对测量精度做了测试,并使用BP神经网络算法做了温度补偿,结果表明系统连续15天在线称重和-10～50℃温度变化范围内最大误差不超过1 g。接着对系统中所构建的LoRa和NB-IOT传输网络在单机和网络模式下的正常通信进行了测试。最后对各个节点的功耗进行了测试,对于干电池供电的盆栽蒸散测量节点和生长测量节点,休眠状态下电流为70～74μA,工作时间可达120天以上;对于太阳能供电的环境采集节点,休眠状态下电流为35μA,在连续阴天的环境中持续工作50天以上;对于采用电源供电的基质蒸散测量节点和网关,最大功率分别为0.38 W和3.74 W。

关键词： 高速   异步SAR ADC   二进制重组算法  

摘要： 随着数字智能在电子信息产业中的迅速发展,众多如计算机、数字通讯等设备的广泛使用逐渐形成以数字系统为主体的格局。然而,在现实生活中,人们普遍看到的还是连续变化的模拟量。模数转换器(ADC)将连续变化的模拟信号转换成0/1数字信号,是采集数据、处理数据等行业的重要模块。本文基于包括无线显示和媒体内容的快速上传/下载等在内的高速数据传输应用的需求,研究了高采样速率低功耗的SAR ADC的设计。本文调查研究了国内外高采样速率低功耗SAR ADC的研究成果,分析了几种常见结构SAR ADC的基本原理。本文设计的高采样速率低功耗SAR ADC包括差分DAC电容阵列、比较器以及逐次逼近逻辑电路。论文采用了提高精度的栅压自举开关;采用了二进制电容缩放重组策略以及单调电容开关时序,单位电容数目与采用传统电容时序的电容阵列相比减少了一半,功耗降低了81%;采用了两级动态比较器;采用了异步自控制的逐次逼近逻辑模块,有效地提升了转换速率。最后,整体逐次逼近型模数转换器中各个关键模块的设计和性能验证仿真基于TSMC 40nm CMOS工艺完成。对仿真结果进行分析与讨论,在1.2V的电源电压,采样频率为80MS/s的情况下,本设计SAR ADC的无杂散动态范围SFDR为76.99d B,信躁失真比SNDR为60.13d B,有效位数ENOB为9.70bit,在1.2V电源电压下功耗为0.93m W。

关键词： SDR收发机   微处理器   RISC-V指令集   指令扩展   流水线  

摘要： 目前高性能收发机芯片多采用软件定义无线电(Software Defined Radio,SDR)技术,通过内嵌低功耗处理器执行复杂的流程控制,滤波器系数配置,信号校准等关键工作。SDR收发机具有硬件开销小,算法可重构的特点,已逐渐成为未来发展的主流趋势。考虑到SDR收发机芯片的功耗要求和内部复杂的边缘计算场景,对内嵌的处理器提出了低功耗,可扩展,具有一定硬件加速能力的要求。针对SDR收发机芯片对于内嵌处理器的需求,本文基于RISC-V开源指令集研究并设计了一款可扩展低功耗的处理器。本文的主要工作如下:本文在RISC-V基本指令集上扩展了标准整数乘除法指令集和压缩指令集,设计了一款三级流水线处理器。目标处理器通过指令预取机制和预译码结构解决压缩指令和32位标准指令交织出现引起的地址非对齐问题,通过多时钟域关断机制实现低功耗模式以满足嵌入式应用的功耗要求。针对收发机对边缘计算的需求,本文设计了通用的可扩展处理器接口,并实现了相应的可扩展硬件设计,可在标准RISC-V处理器内核扩展协处理器以实现专用领域架构。基于该处理器的可扩展性设计,本文设计了FFT加速协处理器和卷积神经网络加速协处理器。根据目标处理器的微架构,本文设计了相应的在线片上调试系统。目标调试系统基于处理器内核的流水线管理单元设计,支持断点、单步、复位、寄存器读写,存储器读写等常规调试手段。有赖于精确的流水线控制技术,本文设计的调试系统具有低代价低开销的特点。针对以上设计,分别进行了相应的仿真测试,FPGA原型验证,测试结果表明目标处理器可协同SDR收发机芯片进行I/Q校准,流程控制等工作。同时在TSMC 40nm标准数字工艺下,对目标处理器和内核分别进行综合,其中内核面积仅为0.026mm2,动态功耗仅为3.894μw/MHz,满足SDR收发机芯片对于面积功耗的要求,相比于同类型处理器具有一定优势。

关键词： 锂离子电池   线性充电   充、放电保护   FT Trimming技术  

摘要： 随着科学技术的高速发展,消费者对电子产品的性能和续航表现要求越来越高,超低功耗的可穿戴便携式电子产品便逐渐拥有了广阔的市场前景和发展空间。同时,锂离子电池以其具有能量密度高、寿命长、质量轻等优点,已被广泛应用在电子烟、蓝牙耳机、智能手环等可穿戴便携式低功率的电子产品中。其中,电源管理芯片是电子产品的核心模块之一,所以,高精度、低功耗、低成本的电源管理芯片将成为未来的重点研究课题。因此,本文设计了一款超低功耗表现的、具有充电及其保护功能的单节锂电池电源管理芯片。本文首先分析对比锂离子电池电源管理芯片的各类充电方案的优缺点,从而选择了外部电路结构简单、纹波小、成本低的分段式线性充电方式。另外,由于传统线性充电拓扑存在内部缺陷,为此,提出了一种基于高度集成运放的充电结构。该结构采用共享偏置电流的叠层差分对,将恒流运放和恒压运放高度集成于一起,实现恒流充电到恒压充电的无缝转换和快速调节。其次,为了提高芯片的可编程性,减小工艺偏差和波动的影响,提出了基于EPROM的FT Trimming电路,利用IIC总线控制技术与FT Trimming技术,实现了芯片修调处理和功能模式差异化。最后,对系统特性进行了仿真验证与分析,且所有仿真结果满足电路设计的性能指标要求。本文设计的超低功耗的单节锂电池电源管理芯片采用0.18μm BCD工艺完成,实现了充电电路和保护电路高度集成于一颗芯片,使得锂电池充放电过程安全化、智能化,该方案可有效地降低设计成本和功耗损失。同时,本文提出的FT Trimming电路已成功应用在多节锂离子电池保护集成电路中。量产测试结果分析显示,其设计的指标精度可达?10m V,良率高达98%,进一步验证了设计的可行性和可靠性。

关键词： 低功耗   循环缓存   子函数   命中率   存储单元  

摘要： 电池供电的物联网设备对内部微控制器(Microcontroller,MCU)的功耗有较高需求,缓存(Cache)可以有效降低CPU对主存储器的访问次数从而提高性能降低功耗。物联网设备执行程序具有单一且多为循环代码的特点,循环缓存(Loop Cache)采用较小存储容量缓存频繁执行的循环代码从而减少CPU对主存的访问,有效降低MCU功耗的同时提高CPU性能。然而,已有的Loop Cache结构仅能将循环代码中的有限分支或顺序执行的指令进行缓存,在面对包含大范围指令跳转的子函数调用循环代码指令时,缓存中的指令不命中就需要从主存中重新加载,严重影响MCU系统功耗。因此,如何通过Loop Cache的结构和电路设计降低MCU系统功耗成为亟待解决的关键问题。本文研究Loop Cache结构和存储体电路的设计,提高缓存命中率,降低缓存读写功耗。基于嵌入式微处理器基准联盟(EEMBC)的Core Mark基准程序分析,本文提出了一种支持子函数调用的循环缓存ASFLC(Adaptive Sub-function Loop Cache)结构。针对基准程序中子函数调用导致缓存失效的问题,通过识别循环代码中子函数跳转的特征指令,支持缓存多个子函数嵌套调用,大大提高程序访存命中率。同时,为了解决低功耗Loop Cache在低电压下由于驱动能力弱而导致的读写稳定性降低问题,通过对写操作增加解耦合装置以及将读位线与锁存器隔离的方法,提高存储单元在低电压下的读写稳定性,设计了一种适用于ASFLC设计的解耦合低功耗存储单元DLP14T(Decoupling Low Power Bit Cell)电路,进一步降低ASFLC工作时的动态功耗。本文基于SMIC40nm低电压工艺设计ASFLC结构和存储单元,Core Mark测试基准仿真的命中率达到62.38%,与传统动态循环缓存(DLC)结构(40.03%)和自适应循环缓存(ALC)结构(41.01%)相比,命中率分别提高22.35%和21.37%。后仿真结果显示,低电压高稳定的解耦合存储单元可在0.55V～0.75V进行稳定的读写操作,最低功耗是在0.55V电压,工作频率为24MHz时,读功耗为215.5n W。整个ASFLC的面积为1455.3μm,约占整个MCU面积3.7%。比较ASFLC寄存器容量为5X256Byte,DLC和ALC为1280Byte时,在24MHz主频的条件下运行Core Mark,MCU系统中的CPU功耗,本文提出的ASFLC结构与DLC和ALC结构相比分别降低13.70%和13.25%。

关键词： 逐次逼近型模数转换器   低功耗   高采样率   环振放大器  

摘要： 在现代信号设计中,数据转换器（Analog to Digital Converter,ADC）是重要的逻辑模块,在模拟世界和数字世界的数据处理中起着中介作用。并且在物理世界中,大多数信号都是模拟性质的,因此模数转换器在信息采集系统中显得至关重要。在众多类型的模数转换器当中,逐次逼近型模数转换器（SAR ADC）在其中占据了至关重要的一个部分。尽管SAR ADC需要多次比较过程才能完成一次完整的量化,但是由于其结构简单,功耗低,面积小并很好的适用于先进CMOS工艺等特点,被广泛的应用于超宽带无线接收器、医疗仪器、和数字成像系统中。并且在近年来,为了满足于高采样率和低功耗的需求,各种各样的新技术,新结构被应用到了SAR ADC当中,使得SAR ADC从早期的中低采样率,中等精度发展到了现在高速,中高精度,成为了模数转换器领域的研究重点和热点。本文对高速低功耗逐次逼近型模数转换器的关键技术进行研究与分析。相对于传统高速低功耗模数转换器,本设计为了提高SAR ADC的速度,通过采用两级式的结构,实现了并行的操作;另外由于传统两级式结构的SAR ADC的级间运放占了整个ADC功耗的非常大一部分,为了实现低功耗的目标,本文采用结构简单的环振放大器作为级间运放,从而有效地降低了运放功耗。本设计在28nm CMOS工艺,0.9V的电源电压下实现了一款12比特采样率500MS/s的两级式SAR ADC。利用cadence仿真软件进行仿真,在输入信号频率为奈奎斯特频率时,ADC的有效位数为10.3bit,SNDR为63.76dB,SFDR为74.66dB,功耗为6.09mW,品质因素为9.66fJ/conv.-step。

关键词： 低功耗大连接   新型多载波系统   峰均功率比   ICI自消除  

摘要： 5G应用场景中海量机器类通信是目前研究的热点话题。它具有低功耗,大连接、海量用户接入的特点,是为了应对大量的户外物联网设备提出的。在应用中主要面向智慧城市、智能农业等场景。其中地下密闭空间智能设备,因贴近生活场景而倍受关注。地下密闭空间智能设备在实际应用时因存在用户数量庞大,电池更换等日常维修成本极高等问题,需要场景具备低功耗大连接的特点。为了提高智能设备性能,降低使用成本,本文从低功耗大连接场景出发,对5G物理层技术进行规划设计。考虑到正交频分复用（Orthogonal Frequency Division Multiplexing,OFDM）技术在低功耗大连接场景中应用时存在带外泄露大、频谱利用率低的缺点,新型多载波技术被提出。在密闭空间中,终端对功率放大器的效率敏感,而且收发端的移动容易产生多普勒效应从而导致频偏,频率偏移会带来载波间干扰,所以地下密闭空间智能设备对峰均功率比（Peak-to Average Power Ratio,PAPR）和载波间干扰（Intercarrier Interference,ICI）要求极高。因此本文主要在低功耗大连接场景中对新型多载波技术进行峰均功率比降低及ICI抑制。研究内容如下:一,针对低功耗大连接场景中新型多载波技术降低PAPR的问题,传统方法众多,其中较为成熟的方案是部分序列传输法（PTS）及选择性映射法（SLM）。两方案通过对输入数据块进行加扰降低PAPR,但是增加子载波数目时,需要加扰的数据块也会增加,系统的频谱效率会降低,复杂度升高,不符合研究场景的要求。本文以频分多址多用户实现方式为基础,提出采用集中式子载波分配方式的DFT扩频方法,此技术充分利用了DFT扩频技术的单载波效应,实现复杂度较低。实验结果证明此方法可有效降低新型多载波系统的PAPR,与SLM技术和PTS技术进行对比,所提方案降低PAPR的能力更优。二,针对新型多载波系统中子载波间干扰问题,对通用滤波多载波调制技术（Universal Filtered Multi-Carrier,UFMC）、滤波器组的多载波调制技术（Filter Bank Multicarrier with Offset Orthogonal Amplitude Modulation,FBMC）分别进行研究。首先提出了适用于UFMC系统的部分对称数据取反并时域加窗方案。此方案在发送端频域对部分数据进行对称取反的编码处理,与原始ICI自消除方案相比频带利用率提高,但是减小自消除子载波比例,抗干扰性能下降。为了均衡系统的抗干扰能力和频带利用率,在接收端对信号进行时域加窗,使抗干扰能力得到弥补与提升。实际采用该方案时可根据性能需求和频带利用率权衡选择参数。接着对FBMC系统的ICI进行分析,FBMC由于采用偏移正交幅度调制（Offset quadrature amplitude modulation,OQAM）,可有效规避了载波间干扰的产生。文章对OQAM调制模块如何规避ICI的产生进行了详细介绍。本文对低功耗大连接场景中新型多载波技术进行研究及性能优化,改进算法的实验结果可对地下密闭空间智能设备系统连接提供技术支撑。

关键词： 近似除法器   前导位检测   可配置   低功耗   容错应用  

摘要： 近年来,能源效率已成为计算系统设计中的最关键的标准之一。一方面半导体技术扩展带来的收益在逐渐减少,另一方面又需要跟上数据的爆炸性增长速度,因此迫切需要一种新的计算效率来源,来设计更高效（更快、功耗更低）的计算平台。近似计算是一种通过以计算精度为代价来降低功耗和设计复杂性的方法,使设计人员能够利用此容错能力为设计优化添加新的维度,最终达到提高能源效率的目标。除法器作为计算系统中基本的运算单元之一,其性能的优劣直接影响到整个计算系统的性能。因此,为了提高除法器单元的计算效率,本文基于传统的恢复阵列除法器进行近似设计,降低其功耗和延迟,使其可以有效地改善系统性能。针对恢复阵列除法器以及对数除法器的特性,本文提出了一种基于恢复阵列和对数除法器的近似混合除法器设计。该设计引入了近似深度h,通过h可以调整输出商值的精确度。该设计方法是通过近似深度值对操作数中的被除数进行截断,高位部分分配给恢复阵列除法器,计算出精确的商值,低位部分分配给对数除法器,计算出近似的商值,最后得出最终的商值。此外,在已提出的设计的基础上作出了进一步的优化和改进。通过这种混合近似的方法,既能够使除法器在计算精度上有较高的保证,又能够缩短关键路径,减少延迟。本文分析了近似混合除法器整体设计的误差参数以及硬件性能指标。所提出的设计采用Verilog HDL语言进行描述,并通过Design Compiler综合工具使用Nan Gate 45nm工艺的开放单元库进行硬件性能上的综合。数据结果表明,所设计的16/8位的近似混合除法器与精确阵列除法器相比硬件性能上有显著提升。与已提出的近似除法器相比,本文提出的设计在综合考虑硬件性能及误差参数后,综合性能是最优的,尤其在功耗,面积以及精确度方面的表现,优于其它近似除法器。本文的最后将设计的近似混合除法器应用于图像处理及softmax函数中,结果表明设计在可容错计算领域有较高的应用价值。