关键词： 忆阻器   二维材料   神经突触仿生   柔性   低功耗  

摘要： 忆阻器自出现以来就受到了研究人员广泛的关注,有望开启神经形态计算和数据逻辑的新时代。但在忆阻器的发展过程中,在神经仿生、生物医学和可穿戴电子等领域需要器件满足小尺寸、低功耗和柔性等要求,这就对功能层材料提出了新的挑战。而二维材料作为新材料的代表,拥有光学、电子、机械等众多优点,有望解决忆阻器所面临的困扰。因此,本文基于二维材料WS和MoTe制备了不同结构的忆阻器,研究了其忆阻特性和物理开关机制,详细内容如下:首先,采用WS制备了Pd/WS/Pt结构的忆阻器,该器件具有良好的稳定性,开关速度为13 ns和14 ns,操作电流低于1μA并且开关能量达到飞焦量级,展现了优异的低功耗特性。此外,该器件还成功的模拟了尖峰时间依赖可塑性和双脉冲易化等生物突触功能。重要的是,本文提出了硫空位和钨空位的产生以及电子在空位之间的跳跃传输是导致器件电导变化的主要物理机制,并且通过密度泛函理论的计算,表明硫空位和钨空位形成的缺陷态处于深能级,可以防止电荷泄漏,因此有利于此器件在低功耗神经形态计算领域的应用。其次,使用MoTe制备了Pd/MoTe/Pt结构的器件,该器件具有超过6.4×10 s的保持时间和重复性高达100个周期的I-V曲线,开启电压集中在0.28 V到0.33 V之间,关闭电压集中在-0.12 V到-0.16 V之间,展现了优异的存储性能。在此基础上使用柔性衬底PET制备了Pd/MoTe/Pd/PET结构的器件,发现器件仍然具有优异的存储性能,并且器件的弯曲半径达到3 mm、弯曲次数在5000次以上,说明器件在柔性可穿戴电子领域具有巨大的应用潜力。最后,采用MoTe和HfO相结合制备了Pd/HfO/MoTe/Pd/PET结构的忆阻器。该器件具有缓变的I-V特性、微安量级的操作电流、稳定的存储性能,并且能够实现双向的电导调控。重要的是,在经过一系列的弯曲操作后,器件的电导仍能进行调控,并且模拟了PPF、STDP等生物突触功能。此外,通过X射线光电子能谱分析发现,在电场作用下,HfO薄膜产生更多的氧空位并且MoTe由2H相转变为高导电的1 T′相。因此,提出了电子在氧空位之间的跃迁和MoTe中的相变是导致器件电导变化的主要原因。这项研究表明,二维材料和氧化物的结合提供了一个实现柔性、低功耗忆阻器的平台,推动了可穿戴人工神经形态系统的发展。

关键词： 蛋白质结构比对   Spark计算框架   多线程   容器  

摘要： 蛋白质结构比较可以为识别蛋白质之间的功能和进化关系提供有用的信息。随着蛋白质数据库中蛋白质结构数据的急剧增加,计算时间迅速成为大规模结构比较的瓶颈。为了更高效地处理信息量大的多结构比对(MSTA)任务,需要通过一定的方案实现对生物工具进行加速。生物领域中,比对效果较为优秀且计算时间较短的工具主要包含m TM-align、Matt、MAMMOTH-mult、MUSTANG等,但这些工具大多数为本地单机模式,在运行速度上还有很大的提升空间。因此,业界采用多线程、GPU以及大数据组件等方法实现对蛋白质多结构比对工具进行改造。这些改造的方法大多需要设计者对原有算法进行较大范围的修改,或者引入大量第三方的组件依赖。用户在使用时可能会涉及大量的学习和运维成本。基于容器的并行蛋白质序列比对系统基于m TM-align,根据其不同的比对特点,对m TM-align进行阶段划分和拆解。对于不同的阶段,采用不同的加速方案,从而实现加速效果最大化。加速方案主要利用大数据组件Spark的Pipe函数以及g++中的open MP来保证对原有工具的改动最小,而由此产生的多数环境依赖,系统通过容器化的方案并结合Argo工作流组件来实现便捷化控制部署,通过Web端实现对蛋白质序列比对工具的管理以及对工作流的管理,并利用反向代理实现对内部网页的代理访问。系统基于Kubernetes实现对容器的部署和调度,利用脚本和包管理工具完成HDFS等大数据组件的自动化部署。基于容器的并行蛋白质序列比对系统利用大数据和多线程的优势,以及容器化的便捷性。实现了大幅减少蛋白质序列比对时间,同时有效地减少系统部署和运维的时间成本。为生物科研人员快速便捷地实现蛋白质序列比对提供了有效的解决方案。

关键词： 二极管控制器   MOS管   低功耗  

摘要： 针对机载28V直流供电系统中,在正常与应急同时供电时,为了实现各个供电源之间的相互独立,通常采用二极管与供电线串联来实现隔离,但是此种处理方式会造成一定程度的功率损失,使用的隔离二极管存在功耗大、发热的问题,针对该问题,提出解决方案,采用二极管控制芯片和MOS管来代替二极管的功能,通过相应的控制电路来控制MOS管的导通与关断,达到与二极管隔离同样的效果。与此同时,由于MOS管具有极低的导通电阻,从而实现大电流下,可以大大降低隔离这个部分的损耗。实验结果证明了此设计方案的正确性与可行性。

关键词： 无线体域网   低压差线性稳压器   离散时间模拟计算   模拟FIR/IIR滤波器   模数转换器  

摘要： 随着大众健康意识的提高和大规模集成电路的发展,无线体域网(WBANs)中可穿戴的医疗设备为国民的身体健康提供了新的保护伞。生物医疗芯片是医疗设备最核心的部分。生物医疗芯片面临的设计难点包括:功耗高、功能复杂、性能要求高和可靠性高。因此本文主要对生物医疗芯片中核心电路的低功耗设计方法和关键实现技术展开深入的研究,具体研究内容如下:1、电源管理模块中低功耗低压差线性稳压器(LDO)的关键技术研究,针对生物医疗芯片对电源线性调整率、负载调整率、低频PSRR以及瞬态响应的性能需求,提出交叉耦合Class-AB推挽输入级提高了输出阻抗,增强了环路增益。提出亚阈值瞬态增强电路通过检查输出点电压变化,产生较大下拉电流降低功率PMOS管栅端电压,降低LDO欠冲电压和恢复时间。采用SMIC 0.18μm CMOS工艺进行版图设计并仿真,所设计的LDO面积仅有156.3μm×98μm。在1.2V供电下,输出最大电流为100m A,驱动最大负载电容是100p F。满载下和空载下的静态电流分别为41.8μA和43μA,瞬态优值Fo M为0.08ps,效率为99.96%。2、低功耗低速SAR ADC关键技术研究,针对SAR ADC中的电容阵列面积,开关功耗和比较器动态失调电压等问题,提出了两种新型开关时序。第一种是两步开关时序,粗量化采用可变分辨率开关时序来降低高位产生的功耗,精量化采用单调开关时序来降低低位产生的功耗,同时采用C-2C结构降低SAR ADC电容阵列面积。第二种是采样减半开关时序,减少了一个参考电平的使用,降低SAR ADC参考电平的功耗,提出的两种开关时序均没有复位功耗。此外,为了提高比较器在低压下的速度,提出衬底驱动技术和交叉耦合背靠背的反相器增强了比较器正反馈,降低了比较器延迟,并采用Cascode电流源来降低由于共模点变化导致的动态失调电压。在TSMC0.18μm 1P6M标准CMOS工艺上对采样率为10KS/s的异步10-bit SAR ADC的进行版图设计并仿真,SAR ADC有效面积为700μm×340μm。SAR ADC在0.4V供电下功耗为30.4n W,SNDR和SFDR分别为58.75d B和69.28d B,Fo M可达4.32f J/Conversion-step,电路各项指标均满足设计要求。3、基于离散时间模拟计算的低功耗模拟有限冲击响应(FIR)滤波器关键技术研究,针对生物医疗芯片中抗混叠滤波器高功耗、大面积和滤波器性能差等问题,基于离散时间模拟计算的概念,本论文提出一种模拟9-tap FIR模拟滤波器。采用低功耗四象限电压模乘法器实现FIR滤波器乘法运算,提出的乘法器采用PMOS管代替NMOS管来降低1/f噪声和衬底噪声影响,因为整个乘法器工作在亚阈值区,因此乘法器具有极低的功耗;采用时域交织技术实现模拟FIR滤波器的延时功能。此外,该滤波器还引入了旋转开关矩阵,有效避免Sinc函数的影响,实现与同阶数数字FIR滤波器相同的功能。提出模拟FIR滤波器在SMIC 0.18μm 1P6M 1.8V标准CMOS工艺进行电路仿真,其中模拟乘法器在供电为0.6V和负载电容为100f F下,功耗仅有77n W,带宽为1.4MHz,总谐波失真小于4%;模拟9阶FIR滤波器面积为625μm×345μm。在供电为0.6V和负载电容100f F条件下,模拟9阶FIR滤波器的采样频率为1MHz,带宽为100KHz,截止频率为350KHz,带外抑制大于-30d B,带内的信号的ENOB为7.42-bit,与同阶数数字FIR滤波器相比,能耗降低了72.2%。4、中速低功耗模数混合电路关键技术研究,针对抗混叠模拟9-tap FIR滤波器输入幅度小、输出精度低以及输出衰减等问题,首先通过滤波器本身电容电荷共享技术,实现了高线性度乘法器,提高了输入摆幅和信噪比,其次IIR滤波器也避免了输出衰减的问题。采用多通道时域交织技术,不仅优化了滤波器的频率特性,而且优化SAR ADC的速度。芯片采用TSMC 40nm 1P8M CMOS工艺进行流片验证。整个芯片的面积是1mm×1mm,模拟13阶IIR滤波器和SAR ADC总面积是280μm×240μm。测试结果表明,13阶模拟IIR滤波器在供电1.1V下,功耗为38.06μW。IIR滤波器采样率为40MHz,带宽为1MHz,截止频率为5MHz,带外抑制基本大于-40d B,IMD3为-63.8d B;SAR ADC在采样率为10MHz时,整体功耗为54.2μW,其Fo M是7.93f J/Conv.-step,INL和DNL都在±1LSB以内,无误码和漏码,整个模数混合电路满足生物医疗芯片功耗、面积、滤波器性能以及精度的要求。

关键词： 大规模机器类通信   非连续接收   功耗需求   时延  

摘要： 第五代移动通信系统（5th Generation Mobile Communication System,5G）的诞生极大地扩展了通信连接范畴。随着大规模机器类通信（massive Machine Type of Communications,mMTC）的商业化,各产业对低功耗需求不断增加,因此合理优化终端功耗具有一定的实际意义。第三代合作伙伴计划（3rd Generation Partnership Project,3GPP）提出非连续接收（Discontinuous Reception,DRX）节能关键技术,主要应用于下行数据周期性地传输,可有效抑制终端功耗增长。为了满足mMTC场景中时延和可靠性敏感与非敏感业务的终端功耗需求,可优化主要能耗状态RRC＿CONNECTED的DRX机制。综上,本文主要研究内容如下:1、针对mMTC场景中时延和可靠性敏感业务,比如会话语音,本文提出一种基于5G业务质量标识（5G Qo S Identifier,5QI）的参数动态调整DRX优化方案。根据标准流量模型和三态半马尔可夫模型推导出节能因子和平均等待时延性能指标,并进行仿真分析。仿真结果表明,优化方案优于ACTIVEDRX方案,满足时延和可靠性敏感业务要求。2、为了进一步地满足时延和可靠性敏感业务需求,本文提出一种基于灵活帧结构的DRX优化方案。该优化方案DRX参数的调度单位取决于变量μ;建立DRX马尔可夫模型,并推导1所述的性能指标;仿真与分析不同μ值对性能造成的影响。仿真结果表明,随着μ的增加,DRX节能和等待时延性能均减小。为了满足时延和可靠性敏感业务需求,以牺牲部分能量而换来更短的时延是可行的。3、针对mMTC场景中时延和可靠性非敏感业务,比如智能抄表,本文提出一种以业务时延为约束并且禁用短周期的长周期动态扩展DRX优化方案。该优化方案的长周期扩展由业务时延阈值和调度因子β约束。为了适应时延和可靠性非敏感业务,本文采用简化后的标准流量模型即一次分组呼叫仅有一个数据包。根据流量模型与基于长周期的半马尔可夫模型推导1所述性能指标并仿真分析。仿真结果表明,优化方案的时延和省电能力优于标准DRX方案。

关键词： SPCE061A   高精度   UART   低功耗  

摘要： 本作品以凌阳16位单片机SPCE061A为核心,使用YZC-516C,E6B2-CWZ5G和MPS1100这三类高精度传感器模块,从而实现对用户体重、身高、肺活量的数据采集,由单片机综合分析评定,得到用户的体质状况信息,再通过外设的无线蓝牙及短信发送模块SIM900A,可向安卓用户发送实时数据.基于需要多个UART口通讯的需求,采取了模拟UART口,解决了多个模块均需占用UART口通讯的问题,实现了多模块同时工作.相对传统测量仪,此测量仪操作更加简单,不仅能通过RMD6300ID读取校园卡显示用户信息,而且能向基于安卓系统的产品发送实时信息,使用户快速了解当前体质情况.经检验,整机设计可靠性高,信息采集准确,低功耗且实用性较强.

关键词： 低功耗蓝牙   iEB110   Imagination   v5.2IP  

摘要： Imagination Technologies宣布推出其最新的低功耗蓝牙(BLE)半导体知识产权(IP)产品,它可支持蓝牙技术联盟(Bluetooth SIG)最新的v5.2版规范。新推出的iEB110IP产品是一个完整的BLE解决方案,其中包括射频(RF)电路、控制器软件和低功耗蓝牙主协议栈。该款完整的解决方案采用了广受欢迎的开源Zephyr和Cordio主协议栈以及丰富的配置文件,从而使希望在其芯片方案中集成BLE IP的开发商能够从更便捷的集成和更低的开发成本中获益,并加速产品上市。

关键词： 低功耗   隧道二极管   反向散射通信技术   阻抗匹配   调制  

摘要： 随着物联网技术的迅猛发展,传感器网络、无人机和卫星已经广泛应用于医疗保健、智慧城市和精准农业等许多行业中。作为物联网中的关键应用,RFID（射频识别）也逐渐开始发展于各行各业,其功耗问题也日益加重。射频识别的核心技术——反向散射技术由于其低功耗、支持小速率通信的特点成为了解决射频识别功耗问题的关键点,因此低功耗物联网行业的研究人员开始研究反向散射技术。但由于反向散射信号存在路径损耗以及功率受限问题,现有的反向散射技术只能达到短程通信,尚不能与Wi-Fi等能够广泛覆盖的无线通信技术相竞争。本文主要研究一种新型低功耗反向散射通信技术,通过对现有的几种反向散射信号放大器样机的设计方案进行研究对比,我们提出了一种新型的基于隧道二极管的低功耗反向散射信号发射器。与现有的RFID标签相比,该信号发射器具有功耗低、反向散射信号功率高等特点。本文的主要工作如下:首先,本文调研了国内外研究现状,分析并对比了几种新型反向散射信号放大器,总结当前反向散射技术的发展方向和发展趋势。其次,我们研究了反向散射技术的基本理论,介绍了现有的几种最新型反向散射技术,分析了一些可用于实现放大作用的双端口器件。本文的重点工作是对基于隧道二极管的反向散射放大器进行性能分析,对反向散射链路的放大和调制工作进行研究,并选用AI301A型隧道二极管为核心,设计了一种新型低功耗反向散射信号发射器。电路主要包括阻抗匹配模块、反射放大模块、直流偏置模块和信号调制模块。根据设计方案,我们对基于隧道二极管的信号发射器进行实物的制作和详细的测试。通过在UHF频段下的系统测试,信号发射器样机在低至-50dBm的入射信号下可产生超过40dB的反射增益,其偏置功率低于250μW,性能优于同类型的研究结果。另一方面,我们设计的阻抗匹配网络能够很好的调节中心频率。通过手动调节旋钮,我们可以进行电路中心频率的调节,调节精度高、范围广且可以反复操作,这在已知的研究工作中属于首创。在场景测试中与市面上常用的电子标签进行对比,反向散射信号发射器样机的反向散射信号功率明显增强,二者反向散射信号功率的差值最高可达21.45dB。调制模块电路通过直流偏压对反向散射信号进行调制,样机能够完成正常的帧头传输。测试结果表明本文已经很好的完成了基于隧道二极管的低功耗反向散射信号发射器的设计、制作和调试工作。最后,本文对工作内容进行总结,并指出未来需要完善的工作内容。

关键词： 模数转换器   逐次逼近型   低功耗   无杂散动态范围  

摘要： 随着便携式电子终端设备、生物医疗设备和无线传感网络等领域的发展,对信号进行采集和处理变的至关重要,模数转换器（Analog-to-Digital Converter,ADC）是信号转换系统的关键模块。并且这些应用要求电池的供电时间持久,系统需要低功耗的设计。在各类ADC中,逐次逼近型（Successive Approximation Register,SAR）ADC在功耗和精度之间有很好的折中,SAR ADC的结构简单、面积小和功耗低,所以SAR ADC适用于低功耗和中高精度。SAR ADC主要由DAC电容阵列、比较器和SAR的数字逻辑电路组成,其中DAC电容阵列对整体电路的功耗和线性度有着很大的影响。本文将对DAC电容阵列和其他模块电路进行深入的研究。本文设计了一种在1.2V电源电压下采样率为100k S/s的伪差分型12位SAR ADC,由于传统的DAC电容阵列的电容数量随精度呈指数上升,所以本文设计了4位电阻式和8位电容式混合的阻容式DAC,减小电容的数量和电路的面积,提高了电路的集成度和线性度。在SAR ADC中采用单端输入会影响电路的线性度,采用差分输入会增加电路的功耗,本文运用了伪差分的输入结构在保证了线性度的同时降低了整体电路的功耗。在低电源电压和低采样速率的条件下运用了两倍自举的采样开关,提高了采样信号的精度。在比较器电路中增加了时序开关进一步降低了整体电路的功耗。通过skill语言,开发了一个用于DAC电容阵列版图布局的脚本自订制可编程单元（Pcell program cell）,能够通过设定单位电容的长宽值,以及电容阵列的行列数,完成DAC电容阵列的自动布局。提升了版图绘制效率,也保证了电容阵列布局的匹配性。本文基于SMIC 0.18μm工艺对电路和版图进行设计,电路数字部分和模拟部分都是采用1.2V的电源供电电压,芯片的核心面积为410μm?435μm。后仿实验结果表明,当输入49.96k Hz的正弦波时,所设计的SAR ADC的无杂散动态范围是68.63d B,信噪失真比为62.37d B,有效位数为10.07bit,电路的整体功耗为75.85μW。

关键词： 可编程   乘积项   低功耗   FLASH   配置  

摘要： CPLD-Complex Programmable Logic Device即是复杂可编程逻辑器件,是一个集输入输出、计算、互连、存储为一体的数字集成电路平台,它可根据用户的定义实现指定的功能。内部有大量的存储器单元,丰富的互连线资源,以及充足的乘积项资源。具有在系统编程、内建测试、移位寄存、高速互联等功能。自2007年开始,中国已成为全球最大的复杂可编程逻辑器件消费市场,但庞大的内需市场却一直被Xilinx、Altera、Actel及Lattice等国外公司所垄断,目前国内采用的非易失可编程逻辑器件基本上依赖国外进口,且无法定制特殊的参数型号和封装形式,应用范围受到很多限制。本文拟在设计中创建一套完整的复杂可编程逻辑器件流程体系,综合考虑用户需求进行优化设计,研制一款能满足多用户使用需求的通用复杂可编程逻辑器件。可编程逻辑器件有三大发展方向:一是向密度更高、速度更快的千万门级,方向发展。二是向嵌入多个CPU、多个DSP等通用功能的可编程片上系统(SoPC)方向发展。三是向低电压、低功耗、高可靠方向发展。本文中目的在于设计出一款国内自主研发的,基于CMOS工艺的,具有低电压、低功耗、高可靠等性能优势的一款复杂可编程逻辑器件。内部结构主要由可编程与或阵列、宏单元、高速互联矩阵、移位寄存器链、在系统编程控制模块以及边界扫描链的组成。设计基于“乘积项”原理,能够提供288个逻辑宏单元,每个宏单元同时处理5个乘积项的计算任务,每个乘积项是由108位通用逻辑输入组成的线与,这108位数据,可以是从IO直接输入,也可以是从FB本身计算输出又通过高速互联矩阵反馈回来的数据再行加入计算,同时,逻辑宏单元内的乘积项还可以与左右邻近的宏单元共享,实现乘积项的扩展使用,通过扩展计算的结果又可以加入到整个宏单元的计算中。不同于传统的浮栅结构,本文采用SRAM加loading结构进行配置,内部采用具有高可靠性的FLASH阵列来存储功能配置信息。上电复位之后,在系统编程控制逻辑通过移位寄存器链将信息配置到SRAM阵列,进入正常工作模式。乘积项的阵列实现采用全CMOS结构,而不通过灵敏放大器来读取阵列结果;通过新型的工艺以及关键技术的实现,达到设计的低功耗目标。