摘要： Low Power Wide Area Networks (LPWANs) such as LoRaWAN, Sigfox, and NBIoT present a novel communication paradigm, which complements the traditional short-range Wireless Sensor Networks (WSNs). LPWANs promise to provide wide-area connectivity (up to tens of kilometers) and low-power operations (up to 10years) for a massive number of low-cost devices. These unique features empower LPWANs to address diverse requirements of the Internet of Things (IoT) applications, from agriculture to smart cities. Since the early days of LPWANs, a major hype has surrounded them, making it sometimes difficult to clearly understand and assess their capabilities. This has been inflated with biased reports and inaccurate data to promote even inapplicable solutions. Therefore, the thesis's goal has been set to assess the network stack of the LPWAN technologies, especially LoRaWAN, in different scenarios in order to understand their real advantages for the IoT applications and also to point out their drawbacks. Consequently, proposing improvements in order to enhance the performance and to extend the application domains of the LPWANs, taking into account their limitations, e. g., duty cycle. Specifically, resource management and IP interoperability topics are the main focus of the research. Within these topics, multiple novel contributions are made, which target different layers of the network stack, from the Medium Access Control (MAC) layer to the application layer. The performance of the new Static Context Header Compression (SCHC) protocol was evaluated. As a result, two novel enhancements for SCHC are proposed in order to reduce its memory footprint and improve its compression efficiency. The proposed work improves the performance of SCHC in order to extend the Internet architecture to the LPWANs and thus enabling end-to-end IP connectivity and interoperability. Enabling end-to-end IP connectivity in LPWANs has the potential to bring the power of openness, interconnection, cooperation,

关键词： MCU   定时器   低功耗   数字设计   UVM  

摘要： 随着物联网高速发展,MCU性能的不断提升,未来MCU的市场将有爆炸性的增长。MCU的众多外设中,定时器是使用频率最高的一个模块。目前定时器除了基本的时基功能外,还可以实现多种时钟源的选择,输入捕获和输出比较,电机控制和电源应用等功能。本文研究设计了一个16位的低功耗定时器,采用多种低功耗优化技术,实现定时器的低功耗性能,同时基于UVM验证方法学搭建验证平台,验证所设计低功耗定时器的功能。本文的主要研究内容分为两个方面,即低功耗定时器的数字设计和验证。(1)本次设计采用自顶而下的设计方法,首先对低功耗定时器的整体功能进行规划,其包含3大功能单元,分别是时基单元,同步信号单元和捕获比较单元;随后针对划分的各功能单元进行数字设计,对关键信号进行电路设计和时序设计;最后,设计了一个定时器的低功耗优化系统,可降低75%以上的功耗,同时在RTL级采用门控时钟技术和操作数隔离技术,可得到46.8%的功耗收益。(2)完成低功耗定时器的设计之后,依托功能验证的流程,对低功耗定时器进行完备的验证。首先是进行验证计划的撰写,然后根据各功能单元进行功能验证点的提取;随后,根据验证计划,搭建符合低功耗定时器特性的UVM验证平台,通过Perl脚本来添加大量的测试用例进行仿真;最后,对仿真结果进行分析,分析的方法主要有两种,第一种是分析脚本收集的log信息文件,第二种方法是查看仿真波形图,分析验证结果并及时的进行回归测试。同时,进行代码覆盖率的收集,分析覆盖率报告,进行覆盖率的提升,最终代码覆盖率可以达到99.87%。经过验证,低功耗定时器的设计目标全部达成,能够根据3个可选的时钟源进行基本的计数,分频和重载的功能,实现输入捕获,输出比较,PWM输出等功能。同时还能够工作在多种从模式下,与MCU内核之间实现正常通行,具有较强的实用性,可为定时器相关设计与研究提供重要参考。

关键词： 低功耗   处理器   功耗分析   UPF   多电压  

摘要： 随着半导体工艺的发展,电路的复杂度和运行速度快速提升,导致功率密度显著增大,功耗问题也日益突出。处理器功耗问题已经成为了继速度和面积后又一衡量指标。本文对一款基于RISC-V的处理器进行低功耗设计,主要工作如下:首先,就集成电路中产生的功耗进行分析,并介绍了几种低功耗的设计方法及使用中应该注意的事项,再介绍了三种功耗分析的策略。其次,本文通过前端仿真控制指令的类型使得处理器分别处于三种功耗模式,分别是High power模式、Low power模式以及处于两者中间的Middle power模式。这三类指令是通过使硬件执行load、store、除法类指令的多少来进行区分,目的是使功耗分析结果尽可能接近实际应用值。最后,对处理器单核设计进行了门控时钟、多阈值电压及基于UPF的多电压设计,并使用三种功耗分析的策略对低功耗设计后的功耗进行了分析总结。同时对处理器的双核设计除了进行门控时钟、多阈值电压和多电压外还进行了门控电源的策略,并进行了低功耗策略后的功耗分析对比。总结得出对单核处理器在控制时序不变的前提下混合使用三种方法时High power模式总功耗降低约39.5%,Middle power模式下总功耗降低约37.8%,Low power模式下总功耗降低约36.9%,同时面积减小约12%。对双核处理器控制时序不变混合使用这三种方法时,High power模式下总功耗降低约41.8%,Middle power模式下总功耗降低约37%,Low power模式下总功耗降低约38.9%,同时面积减小约17%。总体达到了较为满意的效果。同时进行了逻辑等价性验证,保证功能正确的前提下达到降低功耗的目的。

关键词： 动态心电   实时分析   高精度   低功耗   便携  

摘要： 动态心电可以长时间监测人体心电信号,对心律失常等疾病检测具有重大价值。目前被广泛应用的动态心电监测仪仅有记录事后分析功能,难以满足心电信号实时分析的需求,限制了心电分析系统的广泛应用。因此,开发一种具有实时分析功能的动态心电软硬件系统具有重要意义,该系统应具有适用复杂心电检测算法的能力,同时满足低功耗、便携式、高可靠性等需求。论文基于载人航天型号任务需求,研究内容包括:①研制高可靠性、高性能硬件电路:采用基于Cortex-M3内核的具有高达120M主频、512KB Flash程序存储器、96KB SRAM数据存储器的ARM芯片,24bit高精度采样前端解决方案进行硬件电路设计;②研究心电实时分析算法:算法具有准确度高、运算复杂度低的特点,可适用于嵌入式环境;③研究具有心电信号采集、实时分析、存储与传输等功能的嵌入式软件。对系统的测试结果表明,仪器具有低噪声(峰值噪声<4 μ V)、高精度(24bit)、低功耗(工作电流<80mA,两节5号电池可支持32小时连续工作)、便携(体≯积120*80*31.5mm3、重量≯0.41kg)、算法准确度高(QRS波群检测准确率96.89%,室性早搏检测准确率86.55%)、可靠性高(静电接触放电8kV)等特点。可同时满足医疗仪器和航天型号任务的性能、可靠性、EMC等要求。本论文所设计的样机已通过中国航天员中心性能与可靠性测试,有望在不久将来应用于我国重大载人航天活动,关键技术可解决当前远程心电监测诊断领域的痛点问题,具有广泛应用价值。

关键词： 超宽带调频   斜率鉴频   子载波解调   低功耗  

摘要： 近年来,随着手机等便携电子设备的普及,无线通信技术在生活中的应用也变得广泛起来,形成了以人为中心的小型无线网络,即无线体域网。由于应用于无线体域网的电子设备位置非常靠近人体,因此应当尽可能降低这些设备的发射功率以减少对人体的损害。相比于各类窄带技术,超宽带技术具有低辐射的特点使得它在无线体域网领域具有广阔的应用前景。电量损耗是在设计电子设备时都必须考虑的问题,为了实现超宽带技术的现实应用,需要在设计时进行电路优化。针对以上问题,本课题的目标是设计一款应用于无线体域网的超宽带调频接收机,以降低接收机功耗为出发点,对解调电路进行优化,主要设计了低噪声放大器、斜率鉴频器、子载波解调等接收机关键部分,具体工作内容如下:（1）本文设计了一种低功耗的三级堆叠超宽带低噪声放大器。在输入端设计源简并阻抗匹配网络确保信号质量,采用共源共栅有源巴伦实现电路的单转差功能,并利用两组中心频率不同的LC谐振腔的选频功能来实现宽带射频信号放大。仿真结果表明,低噪声放大器供电电压1.15V,功耗1.15m W,增益为30d B,带宽范围为3.7GHz-4.3GHz,噪声系数3.98d B,输入匹配网络S11为-13d B。（2）本文设计了一种高线性低失调的斜率鉴频器,采用基于双带通滤波器的差分结构,实现高线性斜率鉴频功能;将中频放大器与减法器结合来降低减法器输入失调电压影响。仿真结果表明,斜率鉴频器整体功耗1m W,带通滤波器增益为10d B,两路谐振中心频率分别为3.7GHz和4.3GHz,线性边带范围为600MHz。（3）本文设计了一种边沿触发子载波解调器。子载波信号中两个不同频率的三角波被解调为基带数据“0”和“1”。仿真结果表明,子载波解调器功耗200μW,延时单元为1μs,迟滞比较器阈值电压VTH为0.5V,窗口宽度200m V。综上所述,本文设计的斜率鉴频与子载波解调相结合的接收机结构能够降低接收机的功耗,简化的接收机结构还能够节省面积,可以有效节省能源。

关键词： 温盐深   传感器   七电极   低功耗   智能化  

摘要： 海洋温盐深测量系统是对海洋中温度(Temperature)、电导率(Conductivity)和深度(Depth)参数测量的系统,简称CTD。温盐深参数测量是海洋水文测量领域内最基础也是最关键的部分,无论对军事领域还是民用领域均具有十分重要的意义。欧美和日本在该领域起步较早,当前还处于国际领先水平。中国在该领域起步较晚,技术基础也相对薄弱。随着国家对海洋参数测量领域愈发重视,我国的温盐深测量仪也在快速发展和完善,但仍有众多问题亟待解决。针对当前该测量系统还存在的问题,本课题讨论并实施了改进方案,进行了新型海洋温盐深测量电路系统的设计与研究。本课题以理论为指导,讨论了温盐深参数的测量方法,确定了本课题的设计方案,采用热敏电阻对温度进行测量、用七电极传感器对电导率测量、用应变式压力芯体对深度进行测量。在最复杂的电导率参数测量部分,采用了电压和电流直接测量的方法,旨在提高电路的精度和稳定性。实施过程主要包含了传感器选型与制作、测量电路设计和上位机系统设计三大部分。传感器是测量系统的基础,本文做出了温度和压力传感器的选型说明,并针对当前七电极传感器存在的问题,给出了新型低成本电极的设计方案。电路设计分为数字电路部分和模拟电路部分。数字电路包含了单片机系统电路、通信电路、存储电路;模拟电路包含了温度测量电路、压力测量电路、激励信号产生电路、信号取样电路、电极电压测量电路、整形电路和数据采集电路。软件设计部分包含了基于单片机系统的软件开发和基于上位机的软件开发,实现了系统的低功耗工作模式,并保证了系统的有效运行和数据的有效交互,使测量系统更具智能化。最后,通过大量的实验和测试,得到了系统的测量精度,满足了测量指标的要求,验证了方案的可行性。

关键词： 蛋白质结构比对   Spark计算框架   多线程   容器  

摘要： 蛋白质结构比较可以为识别蛋白质之间的功能和进化关系提供有用的信息。随着蛋白质数据库中蛋白质结构数据的急剧增加,计算时间迅速成为大规模结构比较的瓶颈。为了更高效地处理信息量大的多结构比对(MSTA)任务,需要通过一定的方案实现对生物工具进行加速。生物领域中,比对效果较为优秀且计算时间较短的工具主要包含m TM-align、Matt、MAMMOTH-mult、MUSTANG等,但这些工具大多数为本地单机模式,在运行速度上还有很大的提升空间。因此,业界采用多线程、GPU以及大数据组件等方法实现对蛋白质多结构比对工具进行改造。这些改造的方法大多需要设计者对原有算法进行较大范围的修改,或者引入大量第三方的组件依赖。用户在使用时可能会涉及大量的学习和运维成本。基于容器的并行蛋白质序列比对系统基于m TM-align,根据其不同的比对特点,对m TM-align进行阶段划分和拆解。对于不同的阶段,采用不同的加速方案,从而实现加速效果最大化。加速方案主要利用大数据组件Spark的Pipe函数以及g++中的open MP来保证对原有工具的改动最小,而由此产生的多数环境依赖,系统通过容器化的方案并结合Argo工作流组件来实现便捷化控制部署,通过Web端实现对蛋白质序列比对工具的管理以及对工作流的管理,并利用反向代理实现对内部网页的代理访问。系统基于Kubernetes实现对容器的部署和调度,利用脚本和包管理工具完成HDFS等大数据组件的自动化部署。基于容器的并行蛋白质序列比对系统利用大数据和多线程的优势,以及容器化的便捷性。实现了大幅减少蛋白质序列比对时间,同时有效地减少系统部署和运维的时间成本。为生物科研人员快速便捷地实现蛋白质序列比对提供了有效的解决方案。

关键词： 可穿戴   低功耗   跌倒检测   阈值算法   Adaboost算法  

摘要： 老龄化问题加重,跌倒已经成为老人意外死亡的首因,死亡原因除了跌倒本身外,更大的原因是跌倒后不能及时得到救助。近年来,针对老人跌倒检测的产品不断的推出,但均存在体积大、功耗高、检测准确率低等问题。因此,研制一款可穿戴的低功耗、高精度以及交互性强的跌倒检测设备,对老人的安全与健康有重要的社会意义和实用价值。本文研制了一款可佩带于腰部的跌倒检测系统,该系统由跌倒检测设备和手机监护软件组成。跌倒检测设备通过九轴加速度传感器采集腰部的运动数据,并通过算法判断是否发生跌倒,若检测到跌倒可自动发送报警信息以及老人跌倒的位置信息,监护人手机终端收到报警信息后可以拨打跌倒设备电话,确定老人的安全状况并能定位老人跌倒位置。首先通过低功耗硬件设计的研究以及合理的PCB布局,设计了一款体积小、功耗低的跌倒检测硬件系统。其次,通过对MPU9250中断唤醒与软件优化的研究,提出了休眠唤醒机制与功放电路控制相组合的系统低功耗运行策略。然后,为提高GPS与GSM天线信号质量,使用天线仿真软件并配合网络分析仪,确定天线网络参数,实现高精度定位与高质量传输链路。最后,通过对日常活动与跌倒时的特征信息进行分析与研究,提出了传统的阈值法和基于单层决策树的Adaboost两种跌倒检测算法。考虑硬件系统的局限性与算法复杂度,最终将传统阈值法移植到嵌入式系统,以实现跌倒的实时监测。经测量,硬件尺寸为5.8cm*3.4cm,重量为48g,平均功耗7.3mAh,续航能力可达4天,完全达到可穿戴的要求。针对数据库中的真实数据,本文提出的阈值算法与机器学习算法的跌倒检测准确率为100%,针对12名志愿者的模拟跌倒数据,准确率分别为97.73%和99.08%。

关键词： 过采样   噪声整形   调制器   连续时间  

摘要： 随着集成电路规模越来越大,在超大规模集成电路中将传统模拟电路数字化的趋势越来越明显,模数转换器(ADC)在模拟和数字领域中扮演着一个转换媒介的角色,因此如何将模拟信号有效高速的转换成数字信号成为十分有意义的课题。奈奎斯特ADC经过几十年的发展,在速度上能够实现GHz级别的转换速率,但是在精度上不易做到较高精度。相对而言,ΣΔADC在实现高精度转换器上有很大的优势。ΣΔADC由ΣΔ调制器和数字抽取滤波器组成,调制器部分应用过采样和噪声整形技术提升调制器的信噪比,数字抽取滤波器部分应用数字化的方式十分高效地滤除调制器产生的高频噪声,实现ADC的降采样输出。ΣΔADC可以分为离散时间(DT)ΣΔADC和连续时间(CT)ΣΔADC,相比之下CTΣΔADC能够实现较高的带宽,并且由于存在内在的抗混叠结构CTΣΔADC在未来高精度ADC领域将占据一席之地,因此如何设计一款高精度的CTΣΔADC变得十分重要。本文创新性地提出了两种不同结构的连续时间ΣΔ调制器,分别是单环三阶连续时间ΣΔ调制器和连续时间MASH2-1-1级联调制器结构。在单环结构连续时间ΣΔ调制器中,采用带本地谐振因子的CRFB结构,优化调制器噪声传递函数的零点位置,从而提升调制器的信噪比。针对连续时间对时钟抖动的敏感问题,本次设计采用SCR DAC反馈结构降低时钟抖动的影响。本文中对连续时间ΣΔ调制器的设计方法作了详细的介绍,并且分析了调制器结构中存在的主要非理想因素,通过simulink行为级模型和实际电路仿真的方式实现单环结构设计的指标。采用tsmc0.18工艺,在OSR=40下实现调制器信噪比达到79.1dB,相当于12.8bits的有效位数,调制器的电路功耗仅为1.32m W。本次级联调制器采用全前馈的连续时间MASH2-1-1结构,各级调制器均采用CIFF结构减小积分器的输出范围,方便级联结构的设计,通过最终的simulink行为级模型仿真得到164dB的超高信噪比。

关键词： FPGA   神经网络加速   低功耗   Winograd卷积   脉动阵列  

摘要： 人工智能发展到现在,深度学习已经成为领域里事实上的技术标准。深层次的神经网络是深度学习的基础架构,也是深度学习取得巨大成功的重要原因。然而,网络的加深却也意味更大的模型,由此带来的密集计算和巨大能耗给传统处理器CPU带来了巨大的挑战。FPGA作为擅长并行运算的专业加速设备正受到越来越多的关注,其具有低功耗、低延时、高性能和可重构的特点,尤其适合神经网络的计算加速。本文旨在设计一套基于FPGA的深度学习计算平台,对常见的卷积神经网络和循环神经网络进行计算加速。本文首先介绍了本次课题的研究背景与深度学习的基本理论,然后分别从硬件和软件层面对计算平台的系统架构进行了介绍;接下来详细介绍了CNN(Convolutional Neural Network,卷积神经网络)加速器模块和LSTM(Long Short Term Memory,长短期记忆网络)加速器模块的设计与实现;最后对两个关键模块进行了测试与评估。本文实现了基于FPGA的CNN和LSTM加速器,利用Winograd算法实现快速卷积操作,利用脉动阵列思想实现矩阵快速相乘,利用定点数运算代替浮点数运算以及查找表等技巧来优化FPGA硬件资源占用和系统时延。本文通过修改Caffe框架的源码实现了一个FPGA和CPU协同工作的深度学习计算平台,可以在计算平台上完成对CNN和LSTM网络的推断过程的计算加速,实验结果表明其在性能和能效上均取得了优于CPU和GPU的效果。