关键词： MSP430   低功耗   智能定位阀   人机互交   驱动程序   BP神经网络  

摘要： 21世纪新时代科学技术的不断发展以及产品信息化、智能化性能的飞速提升,不断地改善着人们的生活环境。面对工业环境的复杂性和危险性,如何让定位阀系统满足超低功耗、智能性强、良好的抗干扰能力这一系列的特性已经成为工业领域研究的热门话题,同时在这个工作的基础上实现系统整体的可靠性和经济性,这一要求也成为一个研究探讨的热点。传统的定位器在高精度性能以及智能特性上已经不能够满足工业生产的需求。为了更好地将智能阀门定位系统应用到工业领域的实际生产中,我们以实际的科研项目为背景,针对系统的低功耗性能智能定位阀控制器采用MSP430为核心控制芯片充分利用片内资源、结合外围硬件电路设计如限压电源、红外遥控硬件电路、人机互交电路等;软件设计是以模块化编程构成主要采用C语言编程实现液晶屏12848的驱动、通讯电路的驱动等;在控制策略上采用改进的BP神经网络对PI参数进行整定,找出阀门在不同时间、阀段下的最合理的PI控制参数。该阀门定位系统不但控制精度高、低功耗、研发周期短而且可以任意调节阀门的流量,同时增加了人机互交界面、红外遥控等实用功能。在经过软硬件设计后对研制的实际产品进行测试、与系统对接调试,通过对实验数据的多次计算论证,进而实验结果达到预期的效果。

关键词： 异构网融合网关   Post协议   低功耗   高吞吐量   FreeRTOS  

摘要： 随着物联网的快速发展,物联网中“物”的类型越来越多样化,复杂化,要求物联网网关能够适应复杂环境的软硬件要求。然而,在面对复杂的应用环境时,现有的物联网网关设计常常具有功耗过高,吞吐量低等缺点。因此,如何避免不必要的功耗,提高物联网系统的吞吐量在物联网网关的设计中具有重要意义。近些年,嵌入式异构网融合网关受到了人们的广泛关注,为解决上述问题提供了有效途径。另外,由于嵌入式异构网融合网关设计的复杂性,多数现有设计方法很少考虑如何兼容多种通信协议的问题。为此,本文提供一种兼容多种通信协议,且具有低功耗、高吞吐量等特点的嵌入式异构网融合网关的设计方法,并通过必要的实验来验证所提设计方法的有效性。本文的主要研究及开发工作如下:首先,对网关系统进行总体设计,实现了一个支持多种通信方式的嵌入式异构网融合网关设计方案。本方案支持Wi Fi、BLE、Zig Bee等常用的通信方式,可适配BLE、Zig Bee等流行的短距离无线通信终端设备,并在保证高吞吐量的前提实现可靠、稳定并节能的通信。为了解决异构网数据交互的问题,本文设计了一种可以用于进行多协议适配的Post协议,实现了POST通信协议下跨越若干异质网络的链路层或传输层之间的可靠通信;为了保证网关数据传输可靠安全,本文网关对传输的数据使用对称加密(AES)技术,通过定期设置并更新数据的解密密钥,实现数据的加密和解密,达成传输双方可靠,安全的通信;为了提高数据的传输速度,本文设计了双缓冲“乒乓”存储,在SDRAM中建立两级“乒乓”缓冲据队列,提高网关数据传输的吞吐量;为了使网关功耗降低,本文设计了低功耗sleep模式,通过在网关空闲任务中嵌入低功耗sleep模式,使网关在不工作时进入低功耗状态,降低了网关的功耗。其次,开发完成了网关硬件,选用意法半导体公司的STM32F429芯片作为主控芯片,并以主控芯片为核心设计了SDRAM电路,Wi Fi、Zig Bee、BLE模块电路等电路,实现了网关的各项硬件功能。再次,开发完成了网关软件,主要完成了Free RTOS实时操作系统等工具软件的移植,网关管理程序各个任务的设计工作。在网关管理程序设计中,设计了USB任务、数据接收任务、数据拷贝任务、网关数据处理任务、登录及心跳任务、数据分配任务、BLE任务、Zig Bee任务、看门狗任务等任务,实现了网关的各项软件功能。最后,对设计完成的异构网融合网关的主要功能和性能进行了测试。测试结果表明,异构网融合网关性能可靠,稳定,可实现跨越若干异质网络的链路层或传输层之间的可靠通信,并在确保传输速度与传输稳定性不变的前提下实现网关的低功耗。

关键词： 二维材料   InSe   亚阈值摆幅   NCFET   增强型FET   α-In2Se3   非易失性存储  

摘要： 近年来,随着晶体管的尺寸不断减小,短沟道效应的日益加重使得硅基器件的速度和功耗逼近了物理极限,因此需要寻找新型的沟道材料,以同时满足对未来集成电路低功耗和高性能的要求。二维(2D)材料凭借其原子级厚度与平整度、优异的电学性能被视为一种极具应用潜力的沟道材料。其中,室温下具有高迁移率的硒化铟(InSe)和具有二维铁电性的三硒化二铟(α-InSe)成为研究热点。本文围绕低功耗InSe场效应晶体管(FET)的制备与分析以及α-InSe铁电性的应用开展研究,主要研究工作及成果如下:1、采用多种表征手段,建立了InSe薄膜层数确定的方法,并揭示了InSe拉曼光谱、表面电势、导电性等材料特性随厚度的变化规律。借助微机械剥离工艺实现了层数可控的2D InSe薄膜制备,采用高分辨光学金相显微镜和原子力显微镜(AFM)相结合的方法,获得了InSe薄膜厚度比对色卡,实现对薄膜厚度快速简洁的识别。采用共振拉曼、XRD和TEM等表征手段分析表明所用InSe为ε相。通过对不同厚度薄膜的测试,拉曼结果显示A’-LO(200 cm)的峰强可用于InSe层数确定的重要参考指标。导电AFM(CAFM)测试显示出薄膜之间存在的层间电阻,开尔文探针力显微镜(KPFM)揭示了随着薄膜层数减少,表面电势(功函数)增加的趋势,为选择合适的金属与材料实现良好的欧姆接触提供了理论支持。2、采用传统光刻工艺,制备出亚阈斜率(SS)低至89.2 m V/dec的InSe低功耗FET,并发现了介电层表面陷阱电荷密度是影响SS的关键因素。首先通过对衬底材料表面的处理和介电材料的研究,结合KPFM对InSe材料表面电势的研究结果,选择合适厚度的InSe材料与金属电极实现良好的欧姆接触。使用300 nm Si O介电层制备了InSe背栅FET,其电流开关比为2.75×10,载流子迁移率达到184 cmVs,并且SS低至406 m V/dec,V降低到-7.67 V。为进一步提高器件性能,采用臭氧为氧源淀积了15 nm的AlO栅介质,虽然器件迁移率只有20 cmVs,但是SS降低到89.2 m V/dec,这是目前已报道的InSe FET结果中最小的SS,并且V降至-0.356 V。通过对电学性能的系统分析证明了AlO栅介质器件的低SS主要是因为介电层表面具有更低的陷阱电荷密度,并且迁移率低的主要影响因素是表面极性声子(SPP)散射。对比当前研究进展,我们的器件的低功耗性指标为目前报道最低,成功地证明了InSe FET在低功耗柔性电子器件中的应用潜力。3、利用铁电栅叠层的负电容特性和电荷存储特性,结合转移电极工艺,首次实现了InSe NCFET和增强型FET的制备,器件最小SS为19.3 m V/dec,V正漂到0.92V。首先,制备了2/15 nm AlO/HZO铁电栅叠层的InSe NCFET,其最小SS为58m V/dec,突破了室温下的热电子极限。其次,通过优化铁电层HZO厚度,将2/15nm AlO/HZO铁电栅叠层改为2/20 nm组合,器件SS降低到31.4 m V/dec,平均SS在三个数量级的漏电流范围内均小于60 m V/dec,并且开关比达到1×10,V降低到-0.74 V。同时通过对滞回电压、SS和|V|随V变化趋势的分析,证明了背栅NCFET结构的独特性。最后,利用铁电栅叠层电荷存储的原理,对优化后的器件进行脉冲电压偏置,实现栅介质中电子的存储,以实现增强型InSe FET。在+4 V脉冲电压偏置1 s后,V正向移动到0.28 V,SS也降低到了29.4 m V/dec。而在+4 V脉冲电压偏置了10 s后,V增加到0.92 V,并且SS=19.3 m V/dec,SS=26.6 m V/dec。实验证明了铁电栅叠层的应用可以实现超低功耗的增强型InSe FET。4、首次利用α-InSe的铁电性制备了α-InSe/Mo S铁电异质结。首先从晶体结构上分析了α-InSe的铁电性来源于其晶体结构中心对称性的破坏,采用TEM和拉曼光谱证明了所用的InSe为α相并具有中心不对成的晶体结构。其次PFM测试结果表明了室温下α-InSe薄膜中面外和面内压电性的共存,并证明随着层数的变化,铁电畴的形成与样品厚度没有直接关系。然后采用CAFM证明了α-InSe/Mo S异质结具有稳定且可逆的非易失性电阻开关特性,其开关比大100,I-V曲线显示出电滞回现象,该方法提供了用于快速稳定地分析铁电异质结性能的可能性。最后在使用转移电极技术制造的实际异质结器件中观察到了电阻开关效应。结果表明,2Dα-InSe与Mo S对于实现非易失性的信息存储器件具有极大的应用潜力。

关键词： 物联网   识别标签   室内定位   可见光通信   低功耗设计  

摘要： 在一些工业应用场景中,例如大型仓储系统,无人仓库,无人超市和物流系统中,对于货物的识别和无人管理逐渐成为一种需求,信息系统需要对大规模密集分布的物品进行识别和管理。为了要完成整套的智能化管控流程,不仅仅要获取物品的属性信息,还要实时掌握物品的位置信息。综上,随着物联网的广泛深入部署,在上述提到的应用场景中,需要一种对大规模密集分布物品的识别和定位标签技术。目前,物品的识别和定位技术主要基于无线射频和光学两种载体。其中,无线射频技术中使用最广泛的是基于RFID技术的标签识别和定位技术,也是业界采用的主流方案。RFID技术通过无线通信中的反向散射原理,将物品信息调制到接收到的电磁波上并反向返回,达到无源物品识别的目的。另外,根据无线信号的强度信息、到达时间和信道信息等,可以计算得到发射端和接收端的相对位置。但是,RFID使用无线射频信道进行通信,在物理信道占用方面,使用ALOHA协议进行访问控制不可避免会产生碰撞,使得标签识别的概率随着物品密度的增加而大大降低。在标签定位方面,由于是通过分析物理信号来获得目标位置,计算复杂度大,要达到较高的精度需要的能耗过高,因此在标签密度较大的情况下并不适用。光学方面采用较为广泛的是光学编码（二维码或条形码标签）技术,借助图像处理技术也能够完成识别功能,但是作用距离较短（≤30cm）,并且不能够实现同时多个标签的读取,从而吞吐量较低。其次光学标签不能够提供定位功能,因此不能够解决大规模密集分布物品的识别和定位任务。为更好地解决大规模密集分布物品的识别和定位问题,我们使用基于图像序列检测的可见光定位技术研究并设计了一套室内定位及通信系统。在该方案中,发射端通过可见光调制装置（DMD器件）将一套基于格雷编码的图像序列广播发送给区域内的所有物品,位于不同空间区域内的物品（标签）通过简单的亮暗检测收到唯一的位置编码,不需要通过分析信号自身特征就能够得到标签所处的精确位置信息。与此同时,接收端使用太阳能电池板作为光信号的接收器,物品（标签）能够从可见光信号中提取能量,将存储器中的ID信息读出并且为其通过射频回传标签信息供能,完成识别功能。在图像序列固定的基础上,接收端可以从位置编码得到其在图像序列中的相对位置,当采用射频信号通过时分复用的方式回传信息时,不会出现与其他物品标签信号相碰撞的情况。相较于RFID的多标签识别方案,本系统有效地规避了在回传信息过程中信号发生碰撞的问题。相较于光学编码标签的识别方案,本系统实现了多标签的识别功能。除此之外,本系统还具有精确的定位功能和低功耗特性,实验表明本系统能够提供误差小于10cm的1024个标签的定位服务。

关键词： 像素单元电路   电荷灵敏前置放大器   滤波成形   等效噪声电荷   低噪声   低功耗   增益可调  

摘要： 随着X射线探测器的发展,因其具有高分辨率、高探测效率等特点,而被广泛应用于医疗、工业、科研等领域,应用领域的普遍性和应用环境的复杂性对其成像质量提出了更高的要求。X射线探测器读出电路作为X射线探测系统的核心电路,国内对其关键技术掌握不够充分,仍存在着一些问题需要解决,所以高性能读出电路是X射线探测领域重要的研究课题。本论文针对X射线探测器读出电路像素单元电路进行相关理论和技术的研究,并设计出一种高性能的X射线探测器读出电路。X射线探测器读出电路像素单元电路是一种数模混合类型的电路,模拟电路完成电荷积分、滤波成形、模数转换等工作,数字电路完成数据写入、读出以及模式配置等工作。在全局时序的控制下,各个子电路有序的配合,最终完成X射线能量的信息以数字信号的形式输出。本设计基于0.13μm CMOS工艺,提出了X射线探测器读出电路像素单元电路的性能要求,首先对模块电路进行设计,然后针对指标进行参数调整,最后通过仿真进行验证,主要工作内容如下:1.对X射线探测器读出电路的国内外研究现状和特点进行介绍,着重介绍X射线探测器读出电路像素单元电路的模拟部分。根据X射线探测器输出信号的特点,设计出X射线探测器前端读出电路像素单元电路的框架结构,主要由电荷灵敏前置放大器（Charge-sensitive amplifier,CSA）、极零相消（Pole-zero cancellation,PZC）、成形放大（CR-RC）、阈值可调比较器（Comparator）等模块组成。本文分析读出电路不同模块的多种电路结构的电路原理,从中筛选出最优的电路,并确定关键参数,最后完成电路仿真和版图绘制。2.对本文设计的前端读出电路像素单元电路进行仿真,结果显示,增益可调,实现三档增益转换,像素阵列为1×128,并具有成形时间调节的功能。在3.3V电源电压供电下,有效输入电荷范围为1f C～18f C,非线性度小于1%,前置放大器的等效噪声电荷为185.99e-,单通道功耗为189.4μW,计数率大于1Mbps,仿真结果表明设计的电路有噪声低、功耗小、计数率高等特点,各项指标都符合要求。

关键词： Arduino   蓝牙低功耗   连接应用  

摘要： 科学技术的进步带给人们极大的便捷,也让人们的生活发生翻天覆地的变化。尤其在蓝牙应用之后,更是解除了"线"的困扰,实现了更好连接效果。本文基于Arduino上对蓝牙低功耗进行研究,不仅深度剖析蓝牙低功耗相关内容,而且就Arduino上蓝牙低功耗的应用进行分析,希望可以为蓝牙低功耗的更好推进提供借鉴。

关键词： Computer engineering   Electrical engineering  

摘要： Modern silicon transistor-based electronic circuits dissipate tremendous amounts of power as heat during computation. This has proven to be a bottleneck in making faster and smaller circuits. The sizes of the transistors on a chip have halved while their density on chip has doubled every 1.5 – 2 years for the last 50 years along a trajectory referred to as Moore's law. However, Moore's law is now losing steam due to the limitations of MOS transistors–mainly high power dissipation, limiting the further scaling of the MOS transistors. Thus, there is a need to search for replacement of the MOS technology to meet the increasing need for faster and more powerful electronics. The field of spintronics is often spoken as the most promising technology in this regard. Spintronics exploits this spin degree of freedom in electrons to perform computation. In spin-based devices, information is encoded in the collective spin or the net magnetization of a small magnet. Logic and memory operation is performed by manipulating the magnetization using physical phenomena. Spintronics promises (a) a very low energy computation to switch the magnetization between the two binary values, (b) nonvolatility and (c) novel functionalities. The design of spintronic devices poses a great challenge as it involves knowledge of complex physical phenomena, properties of materials, and a general understanding of devices and circuits to build large-scale systems. Several spin-based devices have been proposed recently. However, none of these focuses on building devices that are optimized for maximum performance, such as delay and energy dissipation. Therefore, large scale circuits using spin-based devices perform poorly when compared against the MOS technology. This thesis attempts to tackle this issue by (a) proposing optimization techniques to improve the energy and delay of the existing spin-based devices and facilitate easy design of large spin-based chips, and (b) propose new spin-based devices and

关键词： 统一物理层控制器   多核子系统   低功耗技术   动态保留技术   存储器  

摘要： 与第四代移动通信技术(LTE)相比,5G通信技术具有更大带宽、更低时延、更高速率及更强连接能力,但功耗问题也更加凸显。移动设备上的基带芯片是实现5G通信技术的关键环节。针对5G超大网络流量及传输速率所导致的功耗问题,5G基带芯片的低功耗研究具有重要研究价值。而存储器在如今基带芯片设计中占比已达60%,为了降低5G基带芯片的功耗,对存储器低功耗技术的研究对5G基带芯片设计更是显得尤为重要。为平衡功耗问题,英特尔公司在5G基带芯片中设计了统一物理层控制器,并采用ARCHS47多核集群作为统一物理层控制器的数据处理单元,服务于2G/3G/4G/5G等物理层,提供内存及IO接口等动态共享单元,统一控制物理层之间的数据通信、物理层与协议栈之间的通信。本论文的研究对象是ARCHS47多核集群中分布的存储器,研究目标是通过对存储器低功耗设计使系统的功耗降低10%左右。本论文深入研究了7纳米工艺制程下存储器的基本结构与工作模式,在此基础上,提出在处理器无外部访问事务时控制存储器进入深度睡眠模式的保留状态控制方法,并采用该方法对统一物理层控制器中的存储器进行保留状态控制以优化系统功耗。为了满足低功耗的要求,统一物理层控制器划分多个电源域进行电源分布式管理,多核集群内不同的电源域可独立开关,在上电状态下,根据不同的负载要求,内核与集群可进入工作模式或省电模式,其存储器根据不同配置在省电模式或关电状态下是否进入保留状态。针对不同需求,配合电源域开关的切换以及内核工作模式间的跳转,完成存储器进退保留状态的控制这一难点。论文通过设计状态机分别对内核与集群中存储器进行低功耗控制并完成与存储器外层逻辑的握手,按照电源域的不同分步完成存储器低功耗设计。该控制结构层次分明,具有很好的继承性与可移植性。本文基于随机C语言的定向测试完成对存储器低功耗设计的验证,通过不同的测试用例测得覆盖率达到100%,满足验证的完备性。针对统一物理层控制器中的存储器,通过流片前后功耗数据的分析,证实了统一物理层控制器的功耗损失较未采用该方法的方案降低了10%左右。综上,对含处理器的系统进行存储器保留状态控制,能够通过降低漏电流降低系统功耗,具有重要的工程意义。

关键词： 模数转换器   多分段电容阵列   近阈值技术   低功耗   校正电路   逐次逼近型  

摘要： 目前,人机间的语音交互技术正逐渐应用至各类电子设备中,音频信号的模数转换是该技术必不可少的一部分。模拟量到数字量的转换通常需要模数转换器实现。随着CMOS工艺的进步,越来越多的音频ADC采用不含运算放大器的逐次逼近型结构实现。根据音频信号的特点、后续数字处理系统对信号精度的要求以及系统对功耗的要求,本文设计实现了一款适用于音频系统的高精度、低功耗SAR ADC。为了实现高精度的设计要求,本文提出了一种高分辨率SAR ADC多分段电容阵列的设计方法。根据电容阵列输出端电压的变化以及电容串并联的等效计算,提出了两种多分段电容阵列结构及结构参数的计算方法,并通过分析电容寄生和电容失配对多分段电容阵列线性度的影响,确定了两种结构各自的适用场合。采用提出的设计方法对16位SAR ADC的电容阵列进行设计,仿真结果表明设计的电容阵列无增益误差且非线性误差小于0.3LSB,采样电容占比高达92.42%。相比于电容阵列的传统设计方法及相关研究中的电容阵列设计方法,提出的多分段电容阵列设计方法有效地减少了SAR ADC的非线性误差,提高其信噪比并优化其面积。为了实现低功耗的设计要求,本文针对高精度SAR ADC特有的校正电路采用了近阈值技术。SAR ADC中校正电路的加入能提高ADC的精度,但却带了额外的功耗开销,低功耗校正电路的设计有助于ADC整体功耗的降低。在基于近阈值技术的低功耗SAR ADC校正电路设计时,首先阐述了近阈值数字电路的设计方法,并基于TSMC40工艺设计了校正电路所需的近阈值基本单元;其次以乘法器为例验证了设计方法的可行性,检验了近阈值基本单元性能,测试了近阈值技术对功耗的优化效果;最后根据近阈值数字电路的设计方法和设计的近阈值基本单元实现了工作在近阈值电源电压下的SAR ADC数字校正电路,仿真结果表明设计的近阈值SAR ADC数字校正电路在0.5V近阈值电源电压下能实现预期功能,与标准电压下采用标准单元组成的校正电路相比,功耗典型值减少了75.44%。为了设计完整的SAR ADC,本文进一步完成了SAR ADC主要模块设计、版图绘制及仿真测试等工作。采样开关采用栅压自举技术,减小了采样开关阻值受输入信号的影响;比较器采用动态锁存结构,并利用时钟延时提高了比较器的精度。仿真结果表明本文基于TSMC40工艺设计实现的SAR ADC,校正前有效位数为13.8bit,功耗为78.9u W,Fo M为115.2f J/c·s,版图面积为323.92μm*291.39μm。对于加入校正电路的完整ADC而言,校正电路若采用近阈值技术可以将ADC整体功耗降低为不采用近阈值技术ADC整体功耗的83.87%。因此,本文设计的SAR ADC符合音频系统对模数转换器精度和功耗的要求。

关键词： 过采样   噪声整形   调制器   连续时间  

摘要： 随着集成电路规模越来越大,在超大规模集成电路中将传统模拟电路数字化的趋势越来越明显,模数转换器(ADC)在模拟和数字领域中扮演着一个转换媒介的角色,因此如何将模拟信号有效高速的转换成数字信号成为十分有意义的课题。奈奎斯特ADC经过几十年的发展,在速度上能够实现GHz级别的转换速率,但是在精度上不易做到较高精度。相对而言,ΣΔADC在实现高精度转换器上有很大的优势。ΣΔADC由ΣΔ调制器和数字抽取滤波器组成,调制器部分应用过采样和噪声整形技术提升调制器的信噪比,数字抽取滤波器部分应用数字化的方式十分高效地滤除调制器产生的高频噪声,实现ADC的降采样输出。ΣΔADC可以分为离散时间(DT)ΣΔADC和连续时间(CT)ΣΔADC,相比之下CTΣΔADC能够实现较高的带宽,并且由于存在内在的抗混叠结构CTΣΔADC在未来高精度ADC领域将占据一席之地,因此如何设计一款高精度的CTΣΔADC变得十分重要。本文创新性地提出了两种不同结构的连续时间ΣΔ调制器,分别是单环三阶连续时间ΣΔ调制器和连续时间MASH2-1-1级联调制器结构。在单环结构连续时间ΣΔ调制器中,采用带本地谐振因子的CRFB结构,优化调制器噪声传递函数的零点位置,从而提升调制器的信噪比。针对连续时间对时钟抖动的敏感问题,本次设计采用SCR DAC反馈结构降低时钟抖动的影响。本文中对连续时间ΣΔ调制器的设计方法作了详细的介绍,并且分析了调制器结构中存在的主要非理想因素,通过simulink行为级模型和实际电路仿真的方式实现单环结构设计的指标。采用tsmc0.18工艺,在OSR=40下实现调制器信噪比达到79.1dB,相当于12.8bits的有效位数,调制器的电路功耗仅为1.32m W。本次级联调制器采用全前馈的连续时间MASH2-1-1结构,各级调制器均采用CIFF结构减小积分器的输出范围,方便级联结构的设计,通过最终的simulink行为级模型仿真得到164dB的超高信噪比。