关键词:
逐次逼近型模数转换器
高线性采样开关
高速低功耗比较器
高速低噪声比较器
高速逐次逼近数字逻辑
摘要:
作为模拟信号和数字信号之间的接口,模数转换器(Analog-to-Digital Converter,ADC)的性能是系统性能的决定性因素之一。和几种传统架构的ADC相比,由于逐次逼近寄存器型(Successive Approximation Register,SAR)ADC中不需要运算放大器对残差信号进行处理,使得SAR ADC面积和功耗明显降低。随着集成电路制造工艺的不断进步,MOS管的沟道长度和电源电压不断降低,工作频率不断提高,使得SAR ADC在保持其低功耗优势的同时,采样频率明显提高。因此,SAR ADC是当前ADC领域的研究热点之一。ADC的优值(Figure of Merit,FoM)是评价ADC综合性能的主要指标,目前,在55nm或者65nmCMOS工艺节点下,8位300MS/s左右以及10位150MS/s左右的单通道SAR ADC的FoM值大多在30fJ/conv左右。首先,论文介绍了ADC的几种主要架构、工作原理和应用场合,指出了SAR ADC在先进集成电路制造工艺下的优势。对SAR ADC在速度、精度和功耗优化方面的发展方向和需要突破的关键结构进行了介绍。进一步,论文对SAR ADC中关键模块的工作原理和设计难点进行了分析。重点对高速低功耗SAR ADC中关键模块的新结构进行了研究,提出了高速高线性采样开关、高速低功耗比较器和高速逐次逼近数字逻辑(SAR logic)等新结构,在55nm和65nm CMOS标准工艺下,解决了高速低功耗SAR ADC设计中采样开关线性度提升、高速低功耗比较器的亚稳态以及噪声抑制和高速逐次逼近数字逻辑等难点问题。并通过流片验证表明,上述结构使得SAR ADC的优值小于30fJ/conv。基于上述分析,论文的主要工作和创新点包括:(1)提出了一种基于寄生电容补偿技术的高线性采样开关结构。在采样开关的源/漏极到电源之间增加了一个寄生电容,这个寄生电容和采样开关原有寄生电容并联但电压系数相反,从而明显减小了采样开关寄生电容的电压系数,在单端输入信号峰-峰值(Vp-p)为1V的情况下,和现有结构相比,采样开关线性度提升5.5dB左右。(2)提出了高速低功耗比较器亚稳态抑制结构。通过在比较器的正反馈输出端和尾电流管之间引入反馈结构,和现有结构相比,比较速度提升30%的情况下,功耗降低15%;通过亚稳态抑制技术,在比较器信号通路不引入额外延迟的情况下,实现了亚稳态的检测和抑制,和现有结构相比,比较器比较延迟减小26%。(3)提出了一种并行旁路逐次逼近数字逻辑(SAR logic)结构。使得比较器和SAR logic并行工作,通过调整SAR logic的延迟,使其和比较器的延迟相匹配,从而捕获比较器的有效输出结果。改变了传统SAR ADC中的串行工作模式,使得SAR ADC的转换速度提升30%左右。(4)提出了一种基于衬底浮空技术的采样开关结构。通过两个电压系数相反寄生电容的串联,在减小采样开关总寄生电容的同时,进一步减小了采样开关总寄生电容的电压系数,提高采样开关线性度。在单端输入信号峰-峰值(Vp-p)从0.6V增加到1.2V的情况下,和现有结构相比,采样开关无杂散动态范围(SFDR)的衰减量至少减小了4.5dB。由于本结构实现了采样开关寄生总电容的减小,和现有结构相比,该结构具有更好的高频性能。(5)提出了一种高速低噪声比较器结构。通过改变比较器输入管的衬底电压,减小了输入管阈值电压的绝对值,提高了输入管的跨导,抑制了比较器的等效输入噪声;同时,减小了输入管的导通电阻,提高了比较器的比较速度。和现有结构相比,比较器在速度提升17%的情况下,平均等效输入噪声降低了31.5%。(6)提出了一种SAR ADC自适应采样结构。使得SAR ADC只要完成最后一次转换之后,立即开始下一次采样过程,从而最大程度上延长了SAR ADC的采样时间,提高了采样精度。