关键词： 数字预失真   反馈结构   低功耗   功率放大器   FPGA  

摘要： 随着无线移动通信系统需求标准的提高,系统所用的功率放大器的非线性特性也更加复杂。针对具有复杂非线性的功放,本文研究了复杂度更低,性能更高的全新数字预失真算法,并针对新的算法提出了相应的FPGA实现架构。本文在对功率放大器预失真技术分析的基础上,提出了基于反馈结构的新型数字预失真算法模型。新模型引入了先前输出信息与交叉项,由Volterra级数推导而来。利用过去的输出信息来代替过去的输入信息多项式可以显著地减少系数的数量。另外,引入当前输入信息和过去输出信息的交叉项将提高新模型的精度。实验测试数据表明,针对具有复杂非线性特征的功率放大器,新型数字预失真算法模型较之常用的记忆多项式模型、广义记忆多项式模型在算法复杂度和相邻信道功率比(ACPR)方面具有优势。针对新型数字预失真算法模型,提出了相应的FPGA架构。在FPGA架构中引入了反馈结构,并使用信号幅值的平方作为地址信息构造查找表,以达到节省硬件资源消耗的目的。最后搭建了仿真测试平台对新型数字预失真算法及FPGA架构进行了数据仿真和性能验证。测试结果表明,新型数字预失真算法及FPGA架构的ACPR均低于-45dBc。

关键词： 超低功耗   亚阈值   电压基准源   全MOS   预调节电路  

摘要： 随着科技水平的日新月异,近年来,各种便携式电子设备层出不穷。然而小型化、便携化的电子设备也随之带来了一些问题,其中设备的续航能力成为了制约电子设备应用的一个瓶颈。如何降低设备的功耗成为了目前集成电路设计与发展的一个重要的趋势,在电路设计中对各个电路模块降低功耗成为了重点和难点。电压基准源是LDO、ADC等电子器件不可或缺的一个重要模块,能为后级电路提供稳定的基准电压,同时低功耗的电压基准源能够降低整个电路系统的能耗。本文从CMOS器件的理论特性出发,利用MOSFET的亚阈值性质,研究并设计了一款纳瓦级低功耗全MOS电压基准源。在前人的工作基础上,创新和拓展了以下部分:整体电路全部采用NMOSFET和PMOSFET实现功能,不采用电阻、电容、电感;在偏置电流产生电路的设计中,引入栅压控制电路使MOSFET工作在深线性区,取代了传统的扩散电阻结构,使偏置电流在纳安级别,从而显著控制了整体电路的功耗在纳瓦级别;改进了启动电路的结构,在启动电路的设计中引入预调节电路模块,大幅度改善了电路在低频下的电源抑制比,使之能够在宽电压下正常工作,输出基准电压几乎不受影响;在PTAT电压补偿电路中,采用类差分一阶多步补偿结构,改善了传统自偏置共源共栅结构中由于串接导致累积的衬偏效应而影响MOS管的阈值电压。为验证上述设计,本文基于0.18μm CMOS工艺,在Cadence平台对所设计的电路原理图进行了前仿真,使用Virtuoso对所设计的电路图进行版图设计与绘制,通过了DRC和LVS检验,并提取寄生参数进行后仿真验证,完成了从前端到后端的设计流程,综合前仿后仿的结果如下:电压基准源可以在-20℃-80℃环境下正常工作,温度系数为41.55ppm/℃;在27℃下,能够在电源电压为1V-3.6V范围内,稳定输出525mV的基准电压,低频电源抑制比小于-63dB,线性调整率仅为0.011%,整体电路的静态电流约为57.5nA,电路功耗低于70nW,芯片总面积仅为0.046平方毫米。与近年来已发表文献相比,本文所设计的纳瓦级低功耗CMOS电压基准源的部分参数具有一定的优势。

关键词： 层次着色Petri网   多线程JAVA程序   自动建模   模型检测  

摘要： 随着软件系统的广泛应用,多线程软件已经成为一类主流的软件系统,算法错误检测也越来越重要。由于并发行为的不确定性,多线程JAVA程序的算法错误检测非常困难,正确性难以保证。传统的基于模型的检测方法存在两方面的弊端,一是手工建模,模型的正确性不易保证,二是建模的工作量很大,效率偏低。因此,本文提出一种多线程JAVA程序的层次着色Petri网(Hierarchical Colored Petri Net,HCPN)模型的自动生成方法。一方面,生成HCPN模型的过程实现了自动化,提升建模效率;另一方面,本文针对程序实现建模,保证了程序和模型的一致性。本文完成了如下工作:(1)多线程程序读取及存储方法:对多线程JAVA程序进行读入、分析及存储处理。其中类声明、函数声明、变量声明语句采用链表存储,每个函数内的程序处理语句采用一棵语句二叉树存储,通过树中当前语句结点的左右子结点区分后续语句的嵌套关系和顺序关系。(2)HCPN模型生成方法:基于声明链表和语句二叉树中的程序信息生成HCPN模型。在模型中采用token流转描述程序中的变量,用颜色集实现变量类型描述,用变量组支持token流转,其中对象依据类的数据成员采用元组处理。用模型子页和替代变迁描述函数定义及函数调用,用模型中的并发结构描述程序中的多线程并发,采用融合集实现全局变量和静态变量在线程间的交互。不同类型的程序处理语句通过相应的标准模型片段完成描述,程序语句的顺序和嵌套关系采用模型片段的连接和嵌套实现。(3)模型文件生成方法:将生成的HCPN模型以CPN Tools标准格式文件输出,该文件可以在CPN Tools中打开并进行ASK-CTL模型检测。最后,通过实例应用及执行效果分析验证了本方法的正确性,说明本文提出的方法能够自动生成与多线程JAVA程序一致的HCPN模型,为后续的粗粒度自动建模方法及模型检测方法研究提供基础。

关键词： MEMS   冗余配置   可靠性   低功耗  

摘要： 基于MEMS的航向姿态参考系统是近些年出现的惯性测量设备,能够测量载体的实时的姿态信息。由于系统具有体积小、低功耗、低成本等优势,大量应用在军事领域和民事生活中。随着科技的发展,市场对导航系统的性能要求也是越来越高,系统的可靠性成为衡量航向姿态参考系统优劣的重要指标,在绝大多数军事应用或少数生活领域中,航向姿态参考系统出现故障会造成严重的事故或经济损失。所以当下需要解决的问题是如何提高系统的可靠性。本文针对基于MEMS的航向姿态参考系统工作在极端环境中可靠性偏低的问题,提出一种基于MEMS的冗余式航向姿态参考系统,通过器件级冗余方式提高系统的可靠性。通过系统需求分析、系统可行性方案分析。通过系统硬件平台设计、系统软件开发设计以及标定与解算算法实现展开设计。论文的主要工作如下:首先,叙述本课题的研究背景与意义,通过分析国内外现有系统存在的缺陷,提出需要解决的问题。针对提高系统可靠性性能,对系统冗余配置方式进行分析;为了实现系统低功耗特点,对比并分析系统器件选型;为了实现系统低成本特点,分析并制定硬件设计方案;为了实现系统小型化特点,分析系统冗余结构与电路板配置方式。其次,系统选用ADI公司的4个MEMS陀螺仪和4个MEMS加速度计敏感载体姿态信息,使用Altera公司的FPGA采集MEMS器件的输出信息并发送给Kinetis60处理器,在K60中实现数据解算并输出姿态信息。设计系统硬件电路和PCB板,分别设计了FPGA的最小系统电路和外围EPCS电路、K60最小系统电路和外围RS232电路、MEMS传感器电路以及系统电源电路。再次,分别设计FPGA与K60的底层程序。首先介绍FPGA的开发环境,使用QuartusⅡ与Qsys开发环境配置FPGA的硬件,使用NIOSⅡ开发环境编写FPGA与MEMS器件、K60通信程序。接下来介绍K60的开发环境IAR,在IAR中编写与FPGA的通信程序与姿态解算算法。最后,设计FIR滤波器减小分析出的误差。建立MEMS器件的误差模型并对器件进行标定,得到器件的标定系数并补偿。介绍矩阵转换和四元数解算算法,通过静态与动态实验,证明基于MEMS的冗余式航向姿态参考系统可靠性得到了提高。

关键词： 绿色设计   模块节能   低功耗  

摘要： 本文系统的介绍了解码器终端的节能降耗的设计方案,针对不同功能模块,通过对模块电源的控制,改变CPU和GPU工作频率的高低,FPGA缓存和逻辑资源的有效分配等,实现解码器终端的绿色设计。

关键词： 数模转换器   高精度   低功耗   数字修调  

摘要： 数据转换器是数字世界与模拟世界的桥梁,广泛渗透到通信、传感、多媒体等生活的各个领域。随着笔记本电脑、智能手机等便携式设备的普及,这些系统对数据转换器芯片的面积、性能、功耗等技术指标提出了更加严苛的要求。作者参与了成都华微电子科技有限公司一款12位高精度串行输入双通道DAC产品研发,并基于此项目进行了完整的设计流程阐述。该DAC工作在-55℃到125℃温度范围内,采用5V单电源供电,采样率为62.5kHz,功耗为5mW,达到当今国内军品低功耗DAC设计领域的主流水平。本文首先梳理衡量一个DAC性能好坏的主要指标,介绍对比当今业界内主流DAC结构的优势与不足;在速度要求不高的应用场景下,R-2R电阻结构凭借低元件值分布、面积小等优势,成为本设计采用的核心转换结构。然后介绍了本设计中各主要模块的具体实现,主要集中于模拟电路部分,包含带隙基准模块、带隙增益模块、数模转换模块以及输出运放模块,并给出相应的仿真方法和结果。接下来针对集成电路制造过程中由于工艺漂移等非理想因素可能导致的电路误差,基于数字可编程模块提出封装后数字修调方案。该方案通过串行接口输入信号对片内EEPROM器件进行编程操作,针对降低带隙温漂系数、消除带隙的输出误差、降低转换电路的非线性以及消除输出运放的失调和增益误差五个方面进行校准。该修调方式替代国外同类型芯片采用的激光修调技术以及国内采用的传统熔丝修调结构,突破国外修调技术限制、降低产品成本的同时摒弃了国内传统熔丝修调的高功耗、大面积缺点,并且提升了产品修调的灵活性。最后简述了混合信号电路版图设计中的常见问题及解决方案,着重讲述本设计核心模块DAC电阻阵列的设计思路。对比分析几种主流封装方式的优劣,并给出了本设计流片后陶封样品的最终封装测试结果。测试结果表明,本设计可实现12位分辨率,微分非线性(DNL)和积分非线性(INL)均控制在±1LSB以内,线性度良好,军温范围内温度系数小于15ppm/℃,建立精度符合预期要求,所采用的修调方式对于更高位数DAC电路设计具有一定的参考价值。本产品具有CSOP-14陶封和塑封两种封装形式,可对国外相似产品实现原位替代。

关键词： Engineering  

摘要： Ferro-Electric Random Access Memory (FRAM) is a leap forward in non-volatile data storage technology for embedded systems. It allows for persistent storage without any power consumption, fulfilling the same role as flash memory. FRAM, however, provides several major advantages over flash memory, which can be leveraged to substantially reduce sleep current in a device. In applications where most of the time is spent sleeping these reductions can have a large impact on the average current. With careful design sleep currents as low as 72 nA have been demonstrated. A lower current consumption allows for more flexibility in deploying the device; smaller batteries or alternative power sources can be considered, and operating life can be extended. FRAM is not appropriate for every situation and there are some considerations to obtain the maximum benefit from its use. An MSP430FR2311 microcontroller is used to measure the performance of the FRAM and how to structure a program to achieve the lowest power consumption. Clock speed and instruction caching in particular have a large effect on the power consumption and tests are performed to quantify their effect. Two case studies are considered, a feedback control system and a data logger. Both cases involve large amounts of data writes and allow for the effects of the FRAM to be easily observed. Expected battery life is determined for each case when the sample rate is varied, suggesting that average operating current for the two solutions will nearly converge when the sampling period exceeds 1000 s. For sampling periods on the order of one second operating current can be reduced from 15.4 µA to 730 nA by utilizing FRAM in lieu of flash.

关键词： CMOS工艺   低功耗   非易失性存储器   多次可编程   存储单元   耐久性   保持性  

摘要： 基于CMOS工艺的超低功耗MTP存储器,作为小容量的嵌入式非易失性存储器,具有低成本、高可靠性和超低功耗的优势。随着物联网的兴起,超低功耗MTP存储器有着越来越广泛的应用。本课题的研究内容主要包括以下三个方面:(1)分析了典型的超低功耗MTP存储单元结构,在此基础上做了改进,提出了一种MTP存储单元结构,新的单元包含一个高压管。新的单元结构与典型的单元结构相比有以下优势:具有更小的单元面积,提高了存储密度,单元的操作条件更简单,降低了外围电路实现的复杂度。对新的单元的性能和可靠性进行了实验和测试,与典型的单元相比,具有更小的亚阈值摆幅和更好的耐久性。建立了存储单元的SPICE简约模型。(2)设计了存储阵列的结构和操作方法。单端单元结构的阵列结构在面积上比差分单元结构的小一半,存储阵列的编程、擦除抑制操作采用自促进编程、擦除抑制机制,降低了编程、擦除的功耗。对存储阵列的编程、擦除特性、耐久性和保持性进行了研究。(3)设计了超低功耗MTP存储器的顶层架构,研究了存储器的关键电路,包括写操作电路和读操作电路。设计了一个读操作电路及编程验证方法,可以在编程验证电压变化的情况下,进行编程验证。对整个存储器IP核进行了设计、仿真与实验,对存储器的读、写操作、耐久性和保持性进行了测试验证。

关键词： 非还原压缩   编码行复用   卷积神经网络   硬件加速  

摘要： 卷积神经网络(Convolution neural networks,CNN)因其在图像识别、语音识别和无人驾驶等方面具有的卓越性能而被国内外广泛研究。随着其性能和精度的提升,CNN的层数和计算量显著上升。经过线性整流函数后,CNN含有超过50%的零值数据。零值数据的计算不会改变计算结果,但是它消耗较高的能耗和计算周期。因此,零值数据的非还原压缩方法和压缩数据的复用方法成为目前急需解决的问题。本文以此为研究对象,从以下三个方面开展研究工作:(1)多路径包连接电路提升传输效率;(2)非还原压缩的编译码方法降低功耗和计算周期;(3)编码行复用方法提升数据的利用效果;(4)基于低功耗高性能的CNN硬件加速器的设计。主要工作有:(1)设计多路径包连接电路针对传统包连接电路(Packet connect circuit,PCC)的(X,Y)路由算法导致的多播传输的节点数量少、传输效率低,不能同时实现多种传输方式等情况,以及无法满足CNN每一层传输数据量大、传输方式复杂的要求,本文设计多路径包连接电路提升传输效率。多路径包连接电路采用两条多播输入通道和一条单播输出通道实现数据的输入-计算-输出的相互独立,结合多播和路由接收模块的判断机制实现多种传输方式。实验结果表明,与传统PCC相比,通道建立时间降低60.4%,数据包传输时间提升2.53x。(2)设计非还原压缩的编译码方法针对传统编译码方法在CNN领域中压缩率低,传输和计算时的再还原,以及零值在计算中仍无法实际跳过等情况,本文设计非还原压缩的编译码方法并实现其硬件化设计。编码时,该方法根据卷积计算的特性,对输入数据的每一行进行0/1编码,保留每行有效值个数,提升压缩率;在译码时,该方法根据有效值个数将编码与对应的有效值发送进入计算单元,计算单元根据编码进行移位译码计算,达到跳过零计算的目的,提升计算速度。实验结果表明,总的压缩率达到58.91%,其中,单层最高的压缩率达到48.64%。(3)设计编码行复用方法针对目前尚未有对压缩数据进行数据复用方法的情况,本文提出编码行复用方法。该方法充分挖掘压缩数据的数据量低的优点,利用卷积核在输入特征图向下滑动过程中产生的行数据复用,采用分时复用方式提升编码数据的利用率。实验结果表明,与Eyeriss的固定行复用相比,片外存储的读写次数降低45%。(4)设计低功耗高性能的CNN硬件加速器根据多路径包连接电路、非还原压缩编译码方法、编码行复用方法,本文设计低功耗高性能的CNN硬件加速器,设计多路径包连接电路、编码电路、控制电路、发送电路、计算电路,使用配置链配置每一层卷积的计算参数。实验结果表明,计算速度与Eyeriss相比,加速比为14.8x。

关键词： 电池管理系统   多核管理   SOC动态修正   低功耗  

摘要： 随着科技的进步和人们生活水平的不断提高,汽车逐渐普及,成为人们日常生活中的必需品。然而,汽车广泛应用带来方便的同时也带来了化石能源紧缺、环境污染等一系列问题。在实际需求与国家的大力支持与推广下,纯电动汽车得到快速的发展,电池管理系统（BMS）作为监控电池状态的核心也得到普遍的重视。为增强电池管理系统集成度,提高实时性能,提出构建多核管理的电池管理系统,在此基础上完成了系统的软硬件设计,并对电池荷电状态（SOC）估计算法进行了研究。采用开发的系统开展实验,达到了预期目的。主要工作如下。1.提出了多核管理的系统架构,进行了多核管理系统的软硬件设计。将系统功能分配到多个核中进行处理,一个核专门处理对于实时性影响较大的单体管理程序,另一个核用于进行系统休眠监控,最后一个性能最强大的核用于处理控制算法在内的其余功能。硬件设计包括单体管理模块、温度检测模块、供电模块、通信模块等,完成了芯片选型、外围电路设计和低功耗设计。系统软件对多核管理主程序、绝缘电阻/总压检测、充电管理、均衡管理、故障管理、低功耗的休眠/唤醒控制等功能进行设计。***估计是电池管理的重要内容,通过对SOC估计算法的研究,提出了完全状态下的SOC修正算法。采用安时积分进行SOC估计,同时,采用滑膜观测器（DSME）进行动态修正;采用开路电压（OCV）进行静态修正。仿真结果表明该算法可以纠正初始过程和放电过程中的SOC偏差,避免现有“OCV+安时积分”无法动态校正SOC偏差的问题。3.采用开发的系统进行实验。通过系统多核管理实验和低功耗实验,验证了多核管理架构的实时性能和低功耗方案的可行性。开展了主要功能验证,包括电流、单体电压、总压、绝缘检测,满足检测精度要求。通过充电实验验证了系统充电控制的有效性。