摘要： Wearable health monitoring systems can provide remote care with supervised, independent living which are capable of signal sensing, acquisition, local processing and transmission. A generic biopotential signal (such as Electrocardiogram (ECG), and Electroencephalogram (EEG)) processing platform consists of four main functional components. The signals acquired by the electrodes are amplified and preconditioned by the (1) Analog-Front-End (AFE) which are then digitized via the (2) Analog-to-Digital Converter (ADC) for further processing. The local digital signal processing is usually handled by a custom designed (3) Digital Signal Processor (DSP) which is responsible for either any one or combination of signal processing algorithms such as noise detection, noise/artefact removal, feature extraction, classification and compression. The digitally processed data is then transmitted via the (4) transmitter which is renown as the most power hungry block in the complete platform. All the afore-mentioned components of the wearable systems are required to be designed and fitted into an integrated system where the area and the power requirements are stringent. Therefore, hardware complexity and power dissipation of each functional component are crucial aspects while designing and implementing a wearable monitoring platform. The work undertaken focuses on reducing the hardware complexity of a biosignal DSP and presents low hardware complexity solutions that can be employed in the afore-mentioned wearable platforms. A typical state-of-the-art system utilizes Sigma Delta (Σ∆) ADCs incorporating a Σ∆ modulator and a decimation filter whereas the state-of-the-art decimation filters employ linear phase Finite-Impulse-Response (FIR) filters with high orders that increase the hardware complexity [1-5]. In this thesis, the novel use of minimum phase Infinite-Impulse-Response (IIR) decimators is proposed where the hardware complexity is massively reduced compared to the convention

关键词： 基带芯片   系统级低功耗   LTE控制模块   RTL仿真   硅后测试  

摘要： 随着移动互联网时代的到来,智能手机等便携式电子设备越来越受到人们的青睐,并且这类便携式移动终端对人们的生活已经产生了巨大的影响。LTE(Long Term Evolution,LTE)作为智能手机基带芯片通信最为重要的一部分,它的主要功能是提升网络数据传输能力,完成用户和基站之间的数据同步、调制解调等。而随着智能手机的发展和应用功能的增加,手机功耗日益增大,因此功耗成为手机发展中必须要解决的问题。LTE基带芯片作为2G、3G基带芯片发展的下一代产物,它的集成度很高,逻辑门复杂,因此LTE基带芯片的低功耗设计就成为基带芯片低功耗问题中十分重要的方面。为了降低基带芯片的功耗,本文针对基带芯片的LTE子系统进行了系统级低功耗设计、验证、测试等工作。本文在动态电压频率管理和门控电源等技术基础上,从实际出发,重点在手机基带芯片的系统级层面进行低功耗设计,设计了LTE整个低功耗控制中不同工作状态的具体实现,从而提出一种可应用于手机基带芯片的系统级低功耗方法。在设计完成LTE子系统不同的工作模式时,对深睡眠到唤醒,浅睡眠到唤醒,上电到断电的具体设计和工作过程进行了详细的设计和阐述。对LTE子系统在不同状态下时钟、电源等进行严格的时序控制,LTE子系统采用状态机控制工作状态与休眠状态之间的安全切换以来保证在睡眠的时候不会出现假死,在唤醒的时候不会丢失数据等错误的运行行为。并对深睡眠下数据保存和恢复的两种模式进行了设计,在外部保存模式中,深睡眠的时候选择关闭内存,在深睡眠之前把数据搬运到外部存储来进行数据保存,在唤醒之后又搬运回来;在内部模式中,让内存处于保持状态,仅仅维持记忆功能,保证数据不会丢失。在完成设计之后对LTE子系统进行了硅前验证和硅后测试。在硅前验证中对LTE不同低功耗的设计通过软件模拟LTE子系统的应用场景,对上电断电,浅睡眠到唤醒,深睡眠到唤醒,深睡眠下数据保存的不同方式进行了仿真与波形分析,在RTL级验证了LTE子系统设计方案与预期一致。硅后利用Trace32、劳特巴赫、Matlab、PCBA板子等进行自动化测试,在电压不变的情况对LTE子系统不同模式下的电流值进行测试,并与硅前的测试数据进行对比,保证测试的正确性;接着对芯片进行了电压测试,根据电流,电压与功耗的关系计算出不同模式下的功耗,得出了该设计方案使基带芯片总体功耗降低了百分之十左右。

关键词： 低压低功耗   张弛振荡器   局部电压调整电路   PTAT基准电流源  

摘要： 21世纪被称为信息时代,信息和通信技术革命从上世纪开始方兴未艾,以电子技术为基础的无线电通信技术和信息技术已经逐步走向成熟,电子工业的进步给人类生活方式带来了天翻地覆的变化。新一代的通信技术需要更大带宽的基带芯片,大数据时代处理更多的数据需要更强运算能力的处理芯片,这对集成电路的发展提出了新的要求。作为电子设备中时钟源信号产生的重要模块,低压低功耗的高精度振荡器一直是国内外学者研究的重点之一。本论文对工艺、电源电压和温度波动如何影响振荡器输出频率展开研究并提出提高时钟精度的方法,提出了两种不同结构的低功耗的张弛振荡器,在-40-80℃的温度范围内产生32.768kHz目标频率,两种振荡器输出时钟具有较小的温漂和较高的电源线性。振荡器的性能如下:(1)基于反相器方案的张弛振荡器提出了一种全MOS(Metal Oxide Semiconductor)管PTAT(Proportional to Absolute Temperature)电流源,利用多级反相器和RC延迟单元构成反馈回路作为振荡器核心电路,通过局部电压调整电路为振荡器核心电路供电,实现电源与振荡器核心电路隔离,降低了电源电压波动对振荡器输出频率的影响,此外偏置电路中使用MOS管阈值电压的温度特性对反相器延迟时间的温度波动进行补偿,降低了温度对振荡器温漂特性的影响。室温下,振荡器输出频率33.769kHz,相对频率变化在-0.049%-0.353%之间,在-40-40℃温度范围内,相对频率变化不超过±0.62‰;(2)基于比较器方案的张弛振荡器使用14nA低功耗PTAT电流源提供偏置,为提高时钟信号精度,对核心电路中电阻进行微调,并进行正负温度系数电阻匹配以降低电阻温漂,同时采用温度系数较小的MOM电容。为了改善振荡器输出波形,比较器输出级后加入数字逻辑单元,对振荡器波形进行整形和分频,产生我们需要的目标频率。室温下,PTAT偏置电流源输出14nA,振荡器在1V电源电压下功耗约130nW,产生32.768kHz稳定的时钟信号输出,在-40-80℃范围内温漂为0.14%/℃;电源电压在0.9-1.5V电压范围内稳定输出。通过仿真验证,两种结构的张弛振荡器能够产生符合预期结果,在保证较低功耗的前提下实现高精度的输出频率。

关键词： 动态比较器   高速   低功耗   判决反馈均衡器  

摘要： 近年来,随着5G技术以及物联网时代的到来,数据规模开始迅速膨胀,人们对高速通信系统的需求越来越高。为了适应高速数据传输的要求,串行器/解串器(SerDes)技术开始迅速发展,高速、高性能的SerDes成为了数据传输领域的研究热点。均衡技术是实现高速数据传输的关键,判决反馈均衡器(DFE)是一种非线性均衡器,由于其具有鲁棒性强,不会放大噪声等优点被广泛的应用在SerDes的接收端。比较器是判决反馈均衡器的重要组成部分,比较器的速度、功耗、失调等性能对整个判决反馈均衡器的性能都有着至关重要的影响,本课题来源于企业中实际项目,设计一款适用于16Gb/s SerDes系统中判决反馈均衡器的高速低功耗比较器。对超低功耗、低面积和高速模数转换电路的需求不断地推动比较器的发展。在高速、低功耗领域要求比较器能够最大限度地提高速度与能量利用效率。在各种比较器结构中,双尾动态比较器由于具有速度快、功耗低等优点,广泛的应用于各种高速数据传输系统中。本论文基于双尾动态比较器进行改进,提出了一种高速、低功耗、低失调的动态比较器。相比于传统的双尾动态比较器,本论文提出的动态比较器能够有效地降低再生阶段的锁存器响应时间,进而减小比较器整体传输时延,同时利用失调消除技术,显著降低了比较器的输入失调电压。动态比较器包含了锁存器、前置放大器以及失调消除电路。动态锁存器具有速度快、功耗低的优点,同时在输入端引入了较大的回踢噪声。将前置放大器通过NMOS管的栅极与动态锁存器进行连接,可以有效地抑制回踢噪声。根据判决反馈均衡器的应用需求,在前置放大器中加入了参考电压差分对,可以根据参考电压差分对调节比较器的阈值电压,满足不同的阈值电压需求。为了提高动态比较器的速度,对前置放大器的结构进行改进,引入正反馈结构,使前置放大器在比较器的判决阶段输出更大的电压差以加快动态锁存器的再生速度。为了降低比较器的失调电压,设计了失调电压消除电路。通过深入的理论分析,动态比较器的失调电压主要来自于前置放大器,可以通过对前置放大器的差分输入端加入串联电容与传输门控制电路进行失调电压消除。这种失调消除电路结构不存在静态电流,因此不会导致动态比较器的功耗显著增加。本论文采用SMIC 28 nm CMOS工艺对动态比较器进行了前仿真验证、版图设计以及后仿真验证,动态比较器的后仿真结果显示,在电源电压为1 V,时钟信号频率为8 GHz时,比较器的传输时延为37.7 ps,建立时间为11.8 ps,功耗为2 mW,失调电压为1.54mV,输出占空比为54.1%。与现有比较器结构相比,本次设计降低了比较器的传输时延与输入失调电压,与此同时,基本没有增加功耗与电路结构复杂度。

关键词： 数字预失真   反馈结构   低功耗   功率放大器   FPGA  

摘要： 随着无线移动通信系统需求标准的提高,系统所用的功率放大器的非线性特性也更加复杂。针对具有复杂非线性的功放,本文研究了复杂度更低,性能更高的全新数字预失真算法,并针对新的算法提出了相应的FPGA实现架构。本文在对功率放大器预失真技术分析的基础上,提出了基于反馈结构的新型数字预失真算法模型。新模型引入了先前输出信息与交叉项,由Volterra级数推导而来。利用过去的输出信息来代替过去的输入信息多项式可以显著地减少系数的数量。另外,引入当前输入信息和过去输出信息的交叉项将提高新模型的精度。实验测试数据表明,针对具有复杂非线性特征的功率放大器,新型数字预失真算法模型较之常用的记忆多项式模型、广义记忆多项式模型在算法复杂度和相邻信道功率比(ACPR)方面具有优势。针对新型数字预失真算法模型,提出了相应的FPGA架构。在FPGA架构中引入了反馈结构,并使用信号幅值的平方作为地址信息构造查找表,以达到节省硬件资源消耗的目的。最后搭建了仿真测试平台对新型数字预失真算法及FPGA架构进行了数据仿真和性能验证。测试结果表明,新型数字预失真算法及FPGA架构的ACPR均低于-45dBc。

关键词： 超低功耗   亚阈值   电压基准源   全MOS   预调节电路  

摘要： 随着科技水平的日新月异,近年来,各种便携式电子设备层出不穷。然而小型化、便携化的电子设备也随之带来了一些问题,其中设备的续航能力成为了制约电子设备应用的一个瓶颈。如何降低设备的功耗成为了目前集成电路设计与发展的一个重要的趋势,在电路设计中对各个电路模块降低功耗成为了重点和难点。电压基准源是LDO、ADC等电子器件不可或缺的一个重要模块,能为后级电路提供稳定的基准电压,同时低功耗的电压基准源能够降低整个电路系统的能耗。本文从CMOS器件的理论特性出发,利用MOSFET的亚阈值性质,研究并设计了一款纳瓦级低功耗全MOS电压基准源。在前人的工作基础上,创新和拓展了以下部分:整体电路全部采用NMOSFET和PMOSFET实现功能,不采用电阻、电容、电感;在偏置电流产生电路的设计中,引入栅压控制电路使MOSFET工作在深线性区,取代了传统的扩散电阻结构,使偏置电流在纳安级别,从而显著控制了整体电路的功耗在纳瓦级别;改进了启动电路的结构,在启动电路的设计中引入预调节电路模块,大幅度改善了电路在低频下的电源抑制比,使之能够在宽电压下正常工作,输出基准电压几乎不受影响;在PTAT电压补偿电路中,采用类差分一阶多步补偿结构,改善了传统自偏置共源共栅结构中由于串接导致累积的衬偏效应而影响MOS管的阈值电压。为验证上述设计,本文基于0.18μm CMOS工艺,在Cadence平台对所设计的电路原理图进行了前仿真,使用Virtuoso对所设计的电路图进行版图设计与绘制,通过了DRC和LVS检验,并提取寄生参数进行后仿真验证,完成了从前端到后端的设计流程,综合前仿后仿的结果如下:电压基准源可以在-20℃-80℃环境下正常工作,温度系数为41.55ppm/℃;在27℃下,能够在电源电压为1V-3.6V范围内,稳定输出525mV的基准电压,低频电源抑制比小于-63dB,线性调整率仅为0.011%,整体电路的静态电流约为57.5nA,电路功耗低于70nW,芯片总面积仅为0.046平方毫米。与近年来已发表文献相比,本文所设计的纳瓦级低功耗CMOS电压基准源的部分参数具有一定的优势。

关键词： 层次着色Petri网   多线程JAVA程序   自动建模   模型检测  

摘要： 随着软件系统的广泛应用,多线程软件已经成为一类主流的软件系统,算法错误检测也越来越重要。由于并发行为的不确定性,多线程JAVA程序的算法错误检测非常困难,正确性难以保证。传统的基于模型的检测方法存在两方面的弊端,一是手工建模,模型的正确性不易保证,二是建模的工作量很大,效率偏低。因此,本文提出一种多线程JAVA程序的层次着色Petri网(Hierarchical Colored Petri Net,HCPN)模型的自动生成方法。一方面,生成HCPN模型的过程实现了自动化,提升建模效率;另一方面,本文针对程序实现建模,保证了程序和模型的一致性。本文完成了如下工作:(1)多线程程序读取及存储方法:对多线程JAVA程序进行读入、分析及存储处理。其中类声明、函数声明、变量声明语句采用链表存储,每个函数内的程序处理语句采用一棵语句二叉树存储,通过树中当前语句结点的左右子结点区分后续语句的嵌套关系和顺序关系。(2)HCPN模型生成方法:基于声明链表和语句二叉树中的程序信息生成HCPN模型。在模型中采用token流转描述程序中的变量,用颜色集实现变量类型描述,用变量组支持token流转,其中对象依据类的数据成员采用元组处理。用模型子页和替代变迁描述函数定义及函数调用,用模型中的并发结构描述程序中的多线程并发,采用融合集实现全局变量和静态变量在线程间的交互。不同类型的程序处理语句通过相应的标准模型片段完成描述,程序语句的顺序和嵌套关系采用模型片段的连接和嵌套实现。(3)模型文件生成方法:将生成的HCPN模型以CPN Tools标准格式文件输出,该文件可以在CPN Tools中打开并进行ASK-CTL模型检测。最后,通过实例应用及执行效果分析验证了本方法的正确性,说明本文提出的方法能够自动生成与多线程JAVA程序一致的HCPN模型,为后续的粗粒度自动建模方法及模型检测方法研究提供基础。

关键词： MEMS   冗余配置   可靠性   低功耗  

摘要： 基于MEMS的航向姿态参考系统是近些年出现的惯性测量设备,能够测量载体的实时的姿态信息。由于系统具有体积小、低功耗、低成本等优势,大量应用在军事领域和民事生活中。随着科技的发展,市场对导航系统的性能要求也是越来越高,系统的可靠性成为衡量航向姿态参考系统优劣的重要指标,在绝大多数军事应用或少数生活领域中,航向姿态参考系统出现故障会造成严重的事故或经济损失。所以当下需要解决的问题是如何提高系统的可靠性。本文针对基于MEMS的航向姿态参考系统工作在极端环境中可靠性偏低的问题,提出一种基于MEMS的冗余式航向姿态参考系统,通过器件级冗余方式提高系统的可靠性。通过系统需求分析、系统可行性方案分析。通过系统硬件平台设计、系统软件开发设计以及标定与解算算法实现展开设计。论文的主要工作如下:首先,叙述本课题的研究背景与意义,通过分析国内外现有系统存在的缺陷,提出需要解决的问题。针对提高系统可靠性性能,对系统冗余配置方式进行分析;为了实现系统低功耗特点,对比并分析系统器件选型;为了实现系统低成本特点,分析并制定硬件设计方案;为了实现系统小型化特点,分析系统冗余结构与电路板配置方式。其次,系统选用ADI公司的4个MEMS陀螺仪和4个MEMS加速度计敏感载体姿态信息,使用Altera公司的FPGA采集MEMS器件的输出信息并发送给Kinetis60处理器,在K60中实现数据解算并输出姿态信息。设计系统硬件电路和PCB板,分别设计了FPGA的最小系统电路和外围EPCS电路、K60最小系统电路和外围RS232电路、MEMS传感器电路以及系统电源电路。再次,分别设计FPGA与K60的底层程序。首先介绍FPGA的开发环境,使用QuartusⅡ与Qsys开发环境配置FPGA的硬件,使用NIOSⅡ开发环境编写FPGA与MEMS器件、K60通信程序。接下来介绍K60的开发环境IAR,在IAR中编写与FPGA的通信程序与姿态解算算法。最后,设计FIR滤波器减小分析出的误差。建立MEMS器件的误差模型并对器件进行标定,得到器件的标定系数并补偿。介绍矩阵转换和四元数解算算法,通过静态与动态实验,证明基于MEMS的冗余式航向姿态参考系统可靠性得到了提高。

关键词： 绿色设计   模块节能   低功耗  

摘要： 本文系统的介绍了解码器终端的节能降耗的设计方案,针对不同功能模块,通过对模块电源的控制,改变CPU和GPU工作频率的高低,FPGA缓存和逻辑资源的有效分配等,实现解码器终端的绿色设计。

关键词： 数模转换器   高精度   低功耗   数字修调  

摘要： 数据转换器是数字世界与模拟世界的桥梁,广泛渗透到通信、传感、多媒体等生活的各个领域。随着笔记本电脑、智能手机等便携式设备的普及,这些系统对数据转换器芯片的面积、性能、功耗等技术指标提出了更加严苛的要求。作者参与了成都华微电子科技有限公司一款12位高精度串行输入双通道DAC产品研发,并基于此项目进行了完整的设计流程阐述。该DAC工作在-55℃到125℃温度范围内,采用5V单电源供电,采样率为62.5kHz,功耗为5mW,达到当今国内军品低功耗DAC设计领域的主流水平。本文首先梳理衡量一个DAC性能好坏的主要指标,介绍对比当今业界内主流DAC结构的优势与不足;在速度要求不高的应用场景下,R-2R电阻结构凭借低元件值分布、面积小等优势,成为本设计采用的核心转换结构。然后介绍了本设计中各主要模块的具体实现,主要集中于模拟电路部分,包含带隙基准模块、带隙增益模块、数模转换模块以及输出运放模块,并给出相应的仿真方法和结果。接下来针对集成电路制造过程中由于工艺漂移等非理想因素可能导致的电路误差,基于数字可编程模块提出封装后数字修调方案。该方案通过串行接口输入信号对片内EEPROM器件进行编程操作,针对降低带隙温漂系数、消除带隙的输出误差、降低转换电路的非线性以及消除输出运放的失调和增益误差五个方面进行校准。该修调方式替代国外同类型芯片采用的激光修调技术以及国内采用的传统熔丝修调结构,突破国外修调技术限制、降低产品成本的同时摒弃了国内传统熔丝修调的高功耗、大面积缺点,并且提升了产品修调的灵活性。最后简述了混合信号电路版图设计中的常见问题及解决方案,着重讲述本设计核心模块DAC电阻阵列的设计思路。对比分析几种主流封装方式的优劣,并给出了本设计流片后陶封样品的最终封装测试结果。测试结果表明,本设计可实现12位分辨率,微分非线性(DNL)和积分非线性(INL)均控制在±1LSB以内,线性度良好,军温范围内温度系数小于15ppm/℃,建立精度符合预期要求,所采用的修调方式对于更高位数DAC电路设计具有一定的参考价值。本产品具有CSOP-14陶封和塑封两种封装形式,可对国外相似产品实现原位替代。