关键词： 双斜坡模数转换器   心电信号   低功耗  

摘要： 大量研究表明,心电信号在一定程度上能反映心脏及其内部各组织的生理状态,从而作为心脏疾病和心血管疾病诊断的依据在医学上得到了广泛的应用。近几年,随着人们对于个人健康监测的需求提升,相比单纯的心率带,将心电监测设备小型化和无线化将带来广阔的应用。本文就是关于一种无线供电的便携心电监测系统中模数转换器(ADC)的设计。本文首先对无线供能的心电系统进行了介绍与说明,明确了系统提供给模数转换器的条件与要求。接着以此为前提,结合不同模数转换器的特点以及当前心电芯片的研究,从低功耗、中等分辨率、低速角度以及结合工艺特点,选择双斜坡积分ADC架构。接下来着重介绍了双斜坡积分ADC的基本结构和工作原理,并就研究现状的基础,结合系统要求明确了本次设计指标以及具体结构。文章详细研究了模数转换器中各子模块的参数选择考虑和电路结构,并根据系统要求完成了包括采样保持电路、积分器、比较器、数字控制部分等各子模块的设计。其间针对已有成果中存在的问题提出了改进优化的解决方案。最后给出了仿真结果。本文的12-bit积分型ADC由0.35-μm工艺设计实现,在2V供电、6MHz时钟下,采样率为689.3S/s,功耗为12μW,以较低的35.0055Hz作为信号的输入频率,仿真得到其有效位数为11.8bit。

关键词： 无线传感器网络   低功耗   时效性   吞吐量   拥塞控制   准确性  

摘要： 作为物联网感知层的核心技术之一,无线传感器网络（Wireless Sensor Net-work,WSN）被广泛地应用在工业生产、环境监测、智能家居以及智慧城市中,其市场份额呈现爆炸性的增长。据相关数据显示,2017年中国的无线传感器网络市场总额已超过446.7亿元。对于各类WSN应用而言,信息收集机制是至关重要的,它将直接影响应用的响应速度及相关性能体验。本文将重点应对WSN信息收集机制所面临的感知节点能量受限、无线链路传输能力低下、多类别异常节点检测困难这三方面的挑战,在调研现有方法和研究成果的基础上,围绕基于时效能耗均衡的动态占空比调整机制,基于网络效用最大化的拥塞控制机制,以及基于时隙状态变化的多类别异常节点数量估计机制展开相关研究工作,以此提升无线传感器网络信息收集机制的时效性。本文的具体研究内容及创新包括如下三个方面:基于时效能耗均衡的动态占空比调整机制:无线传感器网络中机会路由协议对提高网络吞吐量,减少网络延迟方面比确定性路由协议有明显的优越性。同时由于节点在醒来时无论是空闲、发送和接收数据都会消耗大量的能量,因此减少节点醒来的时间片个数是减少系统传输能量开销的途径。为此本文在机会路由网络中提出一种新的动态时间片调整机制,通过建立节点醒来时间片的个数与端到端延迟之间的函数关系,找出节点醒来时间片个数与端到端延迟的权衡点。在求解该问题时,通过对端到端延迟要求的分解,将整体问题拆分为单跳延迟保证问题,并利用反馈控制器快速的找出近似最优解。通过与确定性路由协议中动态时间片调整机制和现有的静态时间片机会路由协议对比,本文的传输机制在控制端到端延迟的能力和减少传输能耗方面均优于上述方法。基于网络效用最大化的拥塞控制机制:为了保证节点间公平性同时提高网络吞吐量,最大化网络效用是重要的研究方向。但是由于WSN系统的无线链路的传输能力有限且很难实时预测,因此如何在满足链路传输能力的条件下,利用最大化网络效用的方法来提高系统的实际吞吐量成为难点。本文通过结合控制感知节点传输速率的两种常用方法最大化网络效用算法和拥塞控制机制来解决上述问题。首先在链路传输能力未知的前提下,通过增大探索算法动态调整距离汇聚节点一跳节点的传输速率,同时在多跳节点中通过基于链路平均接收成功率的拥塞控制机制,将一跳节点的传输速率成比例的分配给多跳节点。这样不仅可以最大化网络效用,根据效用函数的选取,控制节点的公平性原则,同时可以提高系统的整体吞吐量,以满足应用的实际要求。通过与现有的感知节点网络效用最大化算法比较,可以看出本文的传输机制不仅可以最大化感知节点的网络效用,同时与现有的拥塞控制机制相比,提高了网络的整体吞吐量。基于时隙状态变化的多类别异常节点数量估计机制:针对大规模长期部署的应用场景,由于传统电池驱动的无线传感器节点无法满足应用需求,无线可充电传感器网络成为近年来研究的热点。但是由于当前无线可充电无线传感器网络多采用主从式通信模式,致使系统信号冲突严重,信道带宽十分有限。现有的信息收集机制与节点数量成正比,并不能满足系统的高时效性需求。考虑到异常节点数量可以被用来判断当前系统的异常程度,以减少从感知节点传输到汇聚节点的数据量。本文基于一种采样思想的传输机制,通过概率统计的方法,建立真实数据与观察到的数据之间的数学关系,在保证一定精度的前提下,通过对参数的优化,最小化协议的执行时间。特别是将多类别信息同时考虑,提高了在多用户或多种感知节点情况下信息收集机制的时效性。同时通过动态剔除策略,减少无用信息的传输。通过与现有协议的比较,该协议相对于传统的信息收集协议,在收集信息保证一定精度的前提下,极大地提高了系统的时效性。

关键词： Tobacco  

摘要： This paper aims at the real-time problem in the output process of multi-threaded queue test data for the cigarette industry filter rod forming equipment. Under the premise that the existing process quality inspection evaluation system is not suitable, this paper proposed an evaluation method on multi-threaded queue test data for multi-channel filter rod forming machine, which helps the business to establish standard through the inspection of the whole information process. Also it can participate in production process and business management at the same time, and judge the process of multi-threaded queue based on dynamic statistical analysis to ensure the real-time performance of the output result. The method ensures that the production quality of the DF10 double-rod filter rod forming machine is stable, controllable and visualised process quality in 1000 metres per minute, which fills the industry blank in this field technically. © 2019 Inderscience Enterprises Ltd.. All rights reserved.

关键词： 分布式   微地震数据采集   Zynq-7000   嵌入式Linux   多线程  

摘要： 随着科学技术的不断发展,地球物理勘探技术也越来越受到人们的重视,尤其是微震监测技术。作为一种重要的安全监测手段,在矿山开采、桥梁建设、隧道施工、水坝监测、地下能源存储以及水利压裂能源开采等多个领域得到了广泛的应用。微地震数据采集节点做为微震监测系统中核心组成部分,其工作性能、数据采集质量以及多节点间采集数据的同步性对于微地震事件的定位、分析有着至关重要的影响。目前国内微地震监测设备发展缓慢,仪器大多依赖于进口,大部分设备不仅价格昂贵且针对不同施工环境通用性较差。鉴于此,研究具有高精度、高性能、低成本、通用性好的分布式微地震数采集节点具有重要意义。本课题以Zynq-7000系列FPGA器件为主导,采用软硬件协同设计的思想构建了多通道微地震数据采集节点的总体设计方案。其主要研究内容如下:1、针对前端信号采集单元设计了高保真信号调理电路,可针对传感器原始信进行14倍增益调节,并将其转换为差分信号,提高抗干扰能力。2、针对多通道并行采集需求,在Vivado平台下利用自顶向下的设计方法,通过Verilog硬件描述语言,开发了基于AXI总线的多通道32位高精度A/D转换控制IP核,实现了多通道的严格并行同步采集,用时兼具了采样通道剪裁与扩展功能。3、为最大程度上发挥出该芯片的优异性能以达到最佳的系统控制效果,ARM处理器加载嵌入式Linux操作系统,采用多线程编程技术在Eclipse平台下完成相关外设驱动及应用程序设计。4、为确保采集数据能够进行实时、高效、稳定地传输及存储,分别创建数据传输与存储线程。将采集到的数据存储到外部SD卡的同时通过基于TCP/IP协议的以太网实现远距离传输。与此同时线程中采用双缓存乒乓操作的机制,避免了线程调度对数据缓冲区造成访问冲突。5、嵌入式Linux中搭建FTP服务器便于调试过程中进行数据回收。6、为实现多节点间同步采集,在嵌入式Linux系统应用层移植PTP网络时钟同步协议,修改Linux内核添加PTP协议补丁程序,使之能够在MAC层获取时间戳信息。同比采用专用时钟芯片方案减小了硬件成本的同时提高了硬件设备的通用性,与纯软件方式实现PTP协议相比提高了同步精度。经测试该系统在采样率1ksps下等效噪声小于3uV,道间串扰最大可达-115dB,节点间同步精度达到亚微秒级满足设计需求。

关键词： Engineering   Electrical engineering  

摘要： Over the last 50 years, conventional scaling (Moore’s law) has provided continuous improvement in semiconductor device/circuit technology and has resulted in unprecedented advancement in electronic systems. However, as transistors scale below 45nm, the non-scalability of subthreshold swing (SS) in conventional MOSFETs has resulted in increased power consumption. Power/thermal issue has become one of the major roadblocks for the scaling of the devices. Therefore, novel devices with steep SS are highly desirable as they offer the same current drive with a reduced supply voltage (VDD) while maintaining a reasonable IOFF. Among all potential device solutions, including negative capacitance FETs (NC-FETs) and NEMS. Tunnel FETs (TFET) have been widely regarded as the most promising candidates, especially for the power-sensitive Internet of things (IoTs) applications. State-of-the-art TFETs, both group IV and group III-V-based, have been examined to identify the limitations of the previously proposed devices. SiGe-based device solution is identified as the most promising solution because of its FinFET/GAA compatibility, mature synthesis techniques, and tunable bandgap. Compared with III-V-based TFETs, it is more likely to be adopted by future VLSI technologies. TFET with a counter-doped SiGe-pocket is proposed to take the full advantage of the SiGe material system. By adopting the counter-doped SiGe pocket, both tunneling barrier height and width are reduced, which results in significant improvement in ION as well as SS. Vertical p-type TFET with a counter-doped Si0.8Ge0.2 pocket has been experimentally demonstrated. The vertical doping/composition profile was achieved by in-situ doped RPCVD. Improvement in transfer characteristics has been observed when compared with Si TFET and TFET with an intrinsic Si0.8Ge0.2 pocket. It provides a potential device solution for low power logic applications.

关键词： Electrical engineering  

摘要： In this thesis, a novel architecture of a simple, low power temperature sensor with a readout circuit for thermal management of Integrated Chips is proposed. The temperature sensor is a two transistor sensor which output voltage is Complementary to Absolute Temperature(CTAT) characteristics. The readout circuit is a Successive Approximation Register Analog to Digital Converter. This design aims to achieve lower power consumption than the previously published designs. The power consumption of the entire system is 5.619nW with an error of +0.8/-0.9 °C. The circuits are designed in TSMC 65nm technology in Cadence software and computations and interpretations are done using MATLAB.

关键词： 低噪声放大器   低功耗   射频前端   电流复用   亚阈值区偏置  

摘要： 随着射频集成电路与无线通信技术的发展,CMOS无线射频收发技术越来越呈现高性能、低功耗的要求。低噪声放大器作为射频接收前端电路的关键模块,对其性能和功耗的研究对于整个无线通信系统具有非常重要的意义。本文基于TSMC 55nm RF CMOS工艺,设计了一款2.4GHz低功耗窄带低噪声放大器。论文首先介绍了2.4GHz ISM频段下低功耗射频前端电路的研究意义与研究现状,并结合射频电路基本噪声理论和经典二端口网络模型,对不同输入阻抗匹配结构的低噪声放大器进行了噪声、增益等关键性能参数的分析。然后结合性能参数指标要求,采用两级级联电流复用的共源级结构,有效降低了电路功耗;同时采用亚阈值区偏置技术,提高晶体管跨导和增益,降低噪声系数;使用LC谐振网络替代栅极串联偏置大电感,节约设计的面积成本;另一方面,利用改进的源极电感负反馈结构和源极跟随器结构,实现了电路良好的输入输出阻抗匹配。最后完成低功耗低噪声放大器的版图设计,并对仿真结果进行分析。本文给出了低功耗低噪声放大器的电路设计过程、前仿真结果、版图设计过程和后仿真结果。仿真结果表明,电源电压为1.2V下工作电流约为1.88mA,核心电路功耗约为2.3mW,S在-10～-25dB内变化,S在-60～-65dB内变化,增益达到26.6dB,噪声系数小于2.7dB。所设计低噪声放大器满足设计指标要求,可以应用于低功耗射频前端电路。

关键词： NoC映射   低功耗   负载平衡   狼群算法   离散化方法  

摘要： 自诞生以来,半导体制程工艺和集成电路设计与制造技术就保持着区别于传统行业的高速发展和迭代速度。特别是二十世纪90年代以来,伴随单芯片集成技术的飞速发展,以实现专用任务而在单个芯片上集成整个系统为特点的片上系统(System on Chip,SoC)逐渐成为集成电路发展的热点。而片上网络(Network on Chip,NoC)这一新型系统通信架构伴随着SoC、特别是片上多核系统(Multiprocessor System on Chip,MPSoC)的发展和需求应运而生。NoC作为SoC设计与研究中的重要环节,成为SoC的一个重要研究领域。本文论述的对象是NoC研究中的片上网络映射优化问题,属于应用建模优化问题。该问题研究的一般性思路是根据优化目标确定相应的数学模型,针对给定应用任务到网络拓扑的映射,通过启发式算法进行近似求解。本文的工作主要有以下三点:首先,针对目标系统处于不同路由策略及交换机制下,选择三种衡量系统性能的重要参数——功耗、延时、负载分别进行数学建模,并论述其各自特点与异同。根据本工作组研究的目标系统提出一种基于马尔科夫转移矩阵的负载模型以及最短路径功耗模型的多目标加权优化函数,以此作为目标系统的评估方案。其次,根据本文提出的目标系统评估方案,针对一种新型群智能算法——狼群算法(wolf pack algorithm,WPA)进行离散化设计,并以此作为近似优化算法对目标系统的NoC映射问题进行求解,并给出该算法的离散化设计原理及执行步骤。最后,选择多个常用的应用任务作为实验目标进行仿真实验,并选择基于标准遗传算法进行改进的自适应模拟退火遗传算法及随机映射算法作为对照组实验,并根据实验结果验证优化模型的合理性以及不同路由策略及交换机制对优化结果的影响。

关键词： Computer engineering  

摘要： Chip Multi-Processor (CMP) platforms, well-established in the server, desktop and embedded domain, succeeded in overcoming the power consumption and heat dissipation bottlenecks by integrating multiple cores, less complex and powerful than their single-core ancestors, in a single die. A major issue induced by the design of the CMPs is contention for the shared resources of the platform, Last Level Cache (LLC) and main memory bandwidth. Applications, running concurrently on the cores, compete with each other for the shared resources, and are subject to performance degradation. The way applications are assigned to the CMP, is crucial for the overall performance of the system. A scheduling policy that accounts for contention will bring high performance speed-ups, whereas an agnostic one will generate unpredictable contention conditions. For this reason the significance of the scheduler has been elevated, as it is the component that determines which applications utilize the resources each time period. In this thesis, we address cross-core interference on CMP platforms, by designing scheduling policies that improve performance and fairness. We deal with contention in three ways. In our first approach, we incorporate the notion of progress in order to balance unfairness among the applications of the workload. Performance degradation is not evenly distributed and progress greatly varies among them. In order to provide a fair execution environment, we monitor, at run-time, applications assigned to the CPU and prioritize them based on the extent at which they are affected by contention. In our second approach, we target performance by mitigating contention on shared resources. It is necessary to decide, out of all the possible application schedules, the one that generates the least amount of resource interference. To achieve that, the first indispensable step is to extract an interference profile for the applications executed on the CMP. We accomplish that by applying pressu

关键词： FPGA   涡流检测   低功耗   正交检波  

摘要： 涡流检测是常见的无损检测方式之一,涡流检测硬件系统由一般由激励产生电路、涡流检测探头、信号接收电路、数据传输电路、数字控制核心构成。检测中,系统通过检测探头在导体表面激发涡流场,检测其表面及近表面缺陷。论文对涡流探伤原理及涡流检测硬件电路展开研究,完成基于FPGA的涡流检测硬件系统设计,实现便携式低功耗涡流检测系统的基本功能。论文主要对涡流检测系统的硬件电路和FPGA算法进行设计研究。首先结合国内外便携式涡流仪器功能参数与国标手册要求,分析涡流检测仪器性能指标,确定硬件电路的设计要求。其次通过对涡流探伤原理及检测电路等效模型的分析,并根据便携式仪器低功耗设计需求,设计以DDS为核心的激励信号产生电路;以高速并行AD为核心的检测信号接收电路;以及以USB2.0控制器为核心的数据传输电路。并采用FPGA作为核心控制平台,完成对硬件电路的逻辑控制和算法设计,最后通过cordic算法产生正交本振信号及窗函数法设计FIR数字低通滤波器,实现对涡流检测信号的数字正交检波。通过搭建的硬件测试平台,从硬件性能、FPGA时序及FPGA算法设计方面评估涡流检测系统的设计成果。测试结果表明:硬件电路实现了涡流激励信号产生与检测信号接收功能;FPGA控制时序与芯片手册相符;FPGA算法部分完成了正交本振信号生成和低通滤波器设计。涡流检测系统达到了预期的设计要求。