关键词： Computer engineering   Electrical engineering  

摘要： The first part of the proposed method presents how to accelerate input test sequence generation to justify a given output sequence on observable points. A satisfiability module theory (SMT) solver generates the test pattern sequence using the time-frame expansion method. The contribution of the proposed approach is to accelerate test pattern generation by invoking a general-purpose multi-threading software tool, called the Executor Service which interacts with the SMT solver. The input to executor service is the design under test (DUT). The multi-threading tool schedules process on resources efficiently to get maximum throughput to reduce execution time. The user also determines the number of time-frames which determines the length of the test sequence. The second part of this work considers fault diagnosis of observed errors, and the goal is to accelerate the process of identifying the faulty module using multi-threading. It is assumed that only one module is faulty. The executor service tool accelerates diagnosis by considering multiple modules at once. Modules are grouped hierarchically based on the structure of the DUT. That way, first the error is diagnosed at a level of hierarchy and subsequently at the module level.

关键词： 模数转换器   电路设计   信噪比  

摘要： 模数转换器作为将模拟信号转化为数字信号的重要电路模块，广泛应用于无线通信、图像处理、医疗电子和仪器仪表等领域。随着集成电路工艺以及数字信号处理技术的不断发展，对模数转换器在速度、精度和功耗上的要求也越来越高。　　流水线型模数转换器一直是高速高精度模数转换器的主要实现方式。然而多级结构的设计以及对模拟电路的高要求，如高增益高带宽的运算放大器，使得流水线模数转换器的功耗较大。另外随着工艺的进步，电源电压不断下降，给模拟电路的设计带来了新的挑战。逐次逼近型模数转换器结构简单，且大部分为数字电路，更适合低功耗的设计。本文分别对流水线和逐次逼近模数转换器进行了研究和设计，并在二者基础之上，设计了一款流水线与逐次逼近相结合的混合结构模数转换器，以实现高速高精度低功耗的目的。　　本文的主要工作和创新点如下:　　(1)流水线型模数转换器的设计与实现。基于130nm CMOS标准工艺设计了一款120MS/s采样率、12比特的流水线型模数转换器。文中提出了一种时钟辅助高速动态比较器结构，并应用于第一级流水线中，相比于传统结构节约了88.2％的功耗。同时，提出了一种单端转差分结构的片内参考电压驱动电路，避免了高带宽运放的使用，减小了功耗。无采样保持电路结构、级电路缩减小和数字校准技术的运用，使得电路在实现高性能指标的同时降低了总功耗。芯片测试结果显示，在120MS/s采样率，9.95MHz输入信号频率条件下，信噪比达到67.16dB，信噪失真比为66.9dB，无杂散动态范围为83.6dBc，积分非线性和差分非线性分别在±0.8LSB和±0.25LSB以内，总功耗为180mW。　　(2)双通道逐次逼近型模数转换器的设计与实现。基于55nm CMOS工艺设计了一款采样率50MS/s，分辨率10比特的双通道逐次逼近型模数转换器。本文采用了去除终端电容的分段电容数模转换器结构，与传统结构相比，显著减小了芯片面积和功耗。比较器采用动态比较器，并通过失调校准电路减小比较器失调电压。测试结果显示，在50MS/s采样率下，输入信号10MHz，信噪比为41.93dB，无杂散动态范围为46.68dBc。差分非线性为-1～6.5LSB，积分非线性为-6.4～12LSB，芯片核心功耗约为600uW。经分析，电容失配是导致性能偏差的主要原因。　　(3)流水线逐次逼近型模数转换器的研究与设计。本文基于55nm CMOS工艺设计了一款流水线与逐次逼近混合结构的模数转换器。该模数转换器采用两级流水线结构，每一级均为逐次逼近模数转换器。文中提出了一种非二进制电容结构的双数模转换器架构，同时优化了逐次逼近逻辑电路，将比较器输出到开关控制的逻辑延迟减小到两个逻辑门延迟大小，实现了采样速率的提高。仿真结果表明，在200MS/s采样率下，输入信号在92.9MHz条件下，信噪比达到73.21dB，无杂散动态范围为83.74dBc。

关键词： 流水线技术   全数字锁相环   低功耗   电子设计自动化   动态调节  

摘要： 锁相环电路在电子系统是个很重要的模块。其本质上是个闭环反馈控制系统,通过比较输入信号和输出反馈信号的相位差,控制振荡器的输出频率的大小,最后使锁相环的相位锁定。全数字锁相环相比传统锁相环拥有较高的集成度、灵活的配置性和快速的可移植性好的特点。但是,现有全数字锁相环仍然还存在锁相速度慢、功耗高、以及系统设计参数不能够动态调节等问题。本课题针对这些问题提出一种流水线电路结构的全数字锁相环。该锁相环主要由数字鉴相器、数字滤波器、数控振荡器、自动变模电路和自动测频电路构成。其中数字鉴相器采用双D触发器型的鉴相器,数字滤波器由可逆计数器构成,数控振荡器由加扣脉冲电路和N分频器组成。该设计的创新点在于用流水线技术去优化全数字锁相环系统中数字滤波器模块,N分频器,自动变模电路和自动测频电路的电路结构,可以提高系统的锁相速度,降低功耗;实现了对流水线电路结构的锁相环系统参数的动态调节,提高了锁相系统的性能。其中自动变模电路可以根据相位误差变化自动调节数字滤波器的参数的变化,解决锁相速度与系统稳定性之间的矛盾;自动测频电路可以根据输入频率的变化自动调节N分频器的参数,提高了锁相环的频率跟踪速度,扩大了锁相环的锁频范围。该锁相环电路利用超高速集成电路硬件描述语言,采用自上而下的设计方法,并用Altera公司的EP3C40Q240C实现其硬件电路,通过系统仿真实验和硬件实验进行验证,并利用设计软件分析系统的功耗与延时。通过与传统锁相环的对比分析可知,该全数字锁相环可以提高系统的信息处理速度,降低功耗,拓展锁相范围。其锁相速度快,最快可以在2μs完成锁定,锁定范围为10Hz-100MHz,且易于集成,通用性更广。

关键词： 绿色设计   模块节能   低功耗  

摘要： 本文系统的介绍了解码器终端的节能降耗的设计方案,针对不同功能模块,通过对模块电源的控制,改变CPU和GPU工作频率的高低,FPGA缓存和逻辑资源的有效分配等,实现解码器终端的绿色设计。

关键词： 芯片测试   电路逻辑结构   向量生成   可靠性  

摘要： 基于扫描结构的测试由于结构简单、覆盖率高以及良好的诊断能力而成为可测性设计技术中使用最为广泛的设计方案之一。传统的自动测试向量生成技术为了追求测试质量和降低测试开销，希求用尽可能少的测试向量达到尽可能高的故障覆盖率，由此带来新的问题，即测试功耗的问题。扫描模式下的测试向量可能会使芯片处于功能模式下无法达到的状态，因此扫描测试的测试功耗很可能比正常功能模式下的功耗要高很多。在扫描移入移出阶段产生的功耗称为移位功耗，在扫描捕获阶段产生的功耗称为捕获功耗，过度的移位功耗会因热积聚导致很高的局部温度而损坏芯片，降低芯片的可靠性，过度的捕获功耗会因高翻转引发压降问题，增大路径延迟导致瞬时错误，进而出现良率降低的问题，因此降低扫描模式下的测试功耗具有很重要的意义和很大的商业价值。　　针对扫描测试功耗面临的问题，本文对电路逻辑结构和扫描测试向量的可靠性进行深入分析，从移位测试功耗、捕获测试功耗以及可靠性扫描测试向量生成的三个角度提出了一系列优化方案并做了实验评估。本文的主要贡献点和创新点包括:　　1、提出了一种基于电路结构的移位测试功耗优化方法。该方法充分利用芯片内部的电路结构，分析扫描单元的扇出结构及其控制值，并根据分析结果和权重分配规则动态规划扫描单元的优化顺序，减少处理扫描单元的数量，避免产生冗余的测试开销。同时保证组合逻辑在移位过程中保持不翻转或者尽量不翻转，从而达到降低移位测试功耗的目的。在ITC'99基准电路上的实验结果表明采用该优化方法后，组合逻辑的移位功耗降低了8.18％到96.98％，时序逻辑的移位功耗降低了41.92％到71.74％，与现有修改扫描单元的方法相比，扫描单元的替换率降低了6.71％到20.95％。　　2、提出了一种基于电路结构的捕获测试功耗优化方法。该方法充分利用芯片内部的电路结构，分析扫描单元之间扇入扇出的关系，并根据分析结果规划扫描单元在捕获阶段的捕获顺序以及需要修改结构的扫描单元，然后依据扫描链的条数添加相应的时钟控制结构，并提出一种新的扫描单元结构来避免数据捕获违例问题，在不增加测试向量的前提下降低捕获测试功耗。在ITC'99基准电路上的实验结果表明采用该优化方法后，扫描单元的替换率在50％左右，捕获阶段的功耗能降低40％以上，且扫描链条数越多，优化效果越明显。　　3、提出了一种基于压降分析的可靠性测试向量生成方法。该方法将电源分布网络设计对同时刻翻转次数的容忍度考虑在内，对扫描测试向量的VCD文件进行压降分析，甄别出全局翻转过高或者局部翻转过高而导致严重压降的测试向量，并从launch和capture两个阶段进行被测故障点的分析和统计，挑选出重复检测的故障点，通过修改扫描单元在移位阶段的值来消除这些被测故障点在捕获阶段的翻转，并通过新生成低功耗测试向量弥补损失的故障覆盖率，在尽量不增加测试向量的数量以及保证故障覆盖率的基础上得到安全可靠的扫描测试向量。在龙芯3A4000芯片的处理器核上的实验结果表明采用该方法后，所有非可靠的测试向量均能准确筛选出来，并且修改后均能保证压降在安全阈值范围内。

关键词： 物理不可复制函数   误码率   NBTI   SRAM PUF  

摘要： 在当今社会,每天都会有大量信息的交换与传输。在这些信息的交换传输中,信息安全问题不容忽视,因此常使用AES,DES等加密方式去加密一些重要的信息。而在AES,DES或其它加密方式的使用中需要使用到大量随机数源,过去使用的随机数常为算法产生的伪随机数,安全性较低。为解决信息安全上的不足,出现了物理不可复制函数PUF这一概念,随后对物理不可复制函数PUF的研究一直在不断进行着。本文对SRAM PUF的运行过程,运行原理进行了分析,并在过去Pelgrom关于晶体管失配研究的基础上,提出了一种新的6T-SRAM PUF模型,利用virtuoso软件仿真验证了晶体管尺寸,节点电容,电压上升时间对SRAM PUF上电状态的影响,并找到了最优失配情况和最低功耗下的6T-SRAM PUF尺寸。在新模型的基础上,本文提出了一种新的8T-SRAM PUF,相比于6T,8T通过加入两个开关管,实现了对电路失配程度的放大。8T-SRAM PUF电路在罗姆130nm CMOS工艺下进行了版图设计和流片。单个单元阵列包括64行*4列=256个单元,一共7个单元阵列,共256*7=1792个单元。流片完成后对两块SRAM PUF电路的误码率进行了测量,在无视8T开关管的情况下,两块SRAM PUF误码率分别为3%和5%左右,使用开关管的情况下误码率降至1.9%和3.3%。对功耗进行了测量,在1V电压,10MHz频率下,平均电流为360uA,单元功耗约为20fJ/bit。本文研究了晶体管的NBTI和NBTI对SRAM PUF的影响,并利用NBTI对制造出的SRAM PUF进行了后处理,经过5小时NBTI处理后误码率成功由5.1%降至2.7%,实现了相比初始SRAM PUF的40%误码率改善。

关键词： 缓存   Redis   分布式系统   多线程  

摘要： 随着计算机网络信息技术的快速发展,当前,越来越多的计算机应用集中到了网络服务器端。早期的简单的网站已经不能满足现有的大规模用户的访问请求。由于用户访问量的激增,Web2.0时代已经到来。缓存技术是一种非常实用的技术,大大优化了用户的体验。在Web2.0相关技术中,缓存技术是其中的重要组成部分。本文以一个分布式缓存系统的开发为课题,充分研究了当前已有的各种缓存系统,结合在工程实践中的难点问题,设计和实现一个分布式缓存系统。本文研究的主要内容如下:1、设计了zRedis缓存系统的整体架构,包括三个不同的组件:元数据服务器(zRedis MetaServer)、客户端代理(zRedis Proxy)和实际的数据存储服务器(zRedis Server),能够将数据合理的分片到多个节点并实现快速的读写。2、实现了分布式和多线程数据存储服务器。包括使用Reactor模式实现高性能的网络服务程序:快速建立多个网络连接,接收和处理网络数据;使用Protobuf解决TCP粘包问题;将原有的单线程Redis扩展成一个多线程网络服务程序,解决了多线程之间的数据共享和数据竞争问题;给出了该存储服务器接收到的普通的读写请求时的处理流程;论述了节点之间执行数据淘汰算法的流程。3、该系统采用Raft算法解决了数据的分布式一致性问题,同时详细阐述了在写操作的各个阶段发生Leader节点崩溃、Follower节点崩溃、网络分区等出错情况下Raft算法的处理机制。该系统通过将单机Redis扩充为一个分布式缓存系统,做到了存储的性能指标同硬件的增长成线性关系,提升了计算机硬件的使用效率,降低了企业的运行和维护成本。

关键词： 电源管理   多相电流均衡   输出纹波   低功耗   高降压比  

摘要： 随着智能手机、平板、笔记本等现代便携式设备的不断发展,内部最核心的中央处理器的性能不断提高,电源管理芯片亦需要应对更复杂的供电需求。本文以便携式设备的中央处理器供电为切入点,对不同电压输入/输出范围的多相DC-DC转换器芯片的若干关键技术进行研究。针对平板、智能手机处理器的低压大电流供电需求,论文提出一种适用于两相Buck转换器的含失调校正功能的增强型电流均衡技术,其仅需采样各相的上边功率管的电感电流,便能同时在电感电流连续导通和断续状态下实现相间的电流平均分配;同时针对两相Buck转换器输出纹波的产生机理,提出基于交错同步时钟和自校准交错时间发生器的纹波消除技术,使转换器的各相在全负载范围内均精确地错开,继而减小输出纹波幅值;最终基于上述技术,设计并实现了高性能两相Buck转换器芯片,其中包含基于纹波反馈的自适应导通时间控制逻辑、自校准零电流关断电路、鲁棒的功率开关管驱动逻辑等。芯片采用0.18μm BCD工艺流片验证,其满载电流达6A,峰值效率91%,相间电流误差<0.6%,输出纹波<9mV。与同类研究相比,本设计显示出更好的综合性能。针对便携设备高性能供电和低待机功耗的需求,将转换器相数拓展至四相以提高负载能力,且提出专门的静态功耗优化技术,为极轻负载时的四相Buck转换器提供了低功耗运行模式,并通过滞回逻辑保证平稳的模式切换;同时提出改进的高精度电流镜采样技术,并结合自适应导通时间控制、“主-从”电流均衡机制、电感电流谷值过欠流保护以及内置高频同步时钟等,保障了性能和安全性;最后,设计并流片测试了满载12A的全集成四相Buck转换器芯片。在达到同类研究相似性能的同时,转换器仅消耗7 μA的静态电流。针对笔记本电脑处理器典型的12 ***高降压比、大电流供电需求,在保留串联电容式Buck转换器拓扑所具有的占空比加倍、功率管电压应力减半等优点的同时,将转换器的相数拓展至四相以提高电流负载能力;进而提出了配套的基于自适应导通时间的四相电流均衡技术,降低了电感饱和的风险,节省了半数的电流采样传感器,大幅缩小了系统体积;同时结合栅极保护、以及带有浮动电源和零静态功耗快速电平转换的高压侧功率开关管驱动,使用氮化镓功率器件优化了能量转换效率和电流密度;最终,采用0.35μm高压工艺设计了 12V-1.2V降压比四相串联电容式Buck转换器芯片。每相2.5MHz的开关频率下,转换器实现了 92.5%的峰值效率和10A的满载电流,且外围关键器件总体积低至21.7mm3,电流密度高至460.8A/cm3,均在同类中占优。

关键词： 减少唤醒   延长睡眠   通用验证方法学   覆盖率分析   低功耗分析  

摘要： 随着智能产品的不断优化和升级,人们对手机基带芯片的要求越来越高,功耗是决定芯片性能的重要的方面,智能手机等移动设备作为信息和资本传递的终端,给人们的工作生活带来了极大的便利。而对于智能产品越来越高的性能的要求,也使得减小产品功耗,增加产品集成度成为重要的设计目标。这样,针对低功耗SoC芯片的硬件设计就应运而生,平台活动控制器是CPU子系统下的一个中断处理控制单元,旨在降低CPU的功耗。本文重点研究了平台活动控制器的设计和验证,并评估了它降低功耗的程度。平台活动控制器可以针对性地去支持软件,匹配某些硬件模块的活动与特定的时间间隔,避免中央处理单位过多地被唤醒,从而延长关键硬件模块及电源的睡眠时间。论文按平台活动控制器的设计,验证,功耗分析的顺序,分析了芯片模块设计的过程。低功耗设计的方法主要有以下几种:时钟门控设计方法、门级优化设计方法、多电压电源设计方法和多阈值电压VT方法等,评估了它们在时序、面积、架构、设计、验证和布局布线方面的优劣,权衡了它们对芯片低功耗设计的影响。完成了平台活动控制器系统架构设计,该系统包括顶层模块、Tick时隙计时器、中断余量计时器、GIC的中断延迟、基于Tick的中断延迟计时器、基于Time的中断延迟计时器以及激活模块。分析了模块硬件的整体架构,各部分状态机的运行原理,并配置了硬件寄存器控制状态机的输入信号,实现了Tick的产生和中断控制的功能。通过采用UVM、AHB通信总线和IP-XACT标准化信息,建立了平台活动控制器的验证平台,编写了包括基本访问功能、中断延迟功能、激活功能、复位功能、寄存器域的有效性等的测试用例,验证结果表明代码覆盖率和功能覆盖率均达到了100%。完成了平台活动控制器和CPU子系统的功耗分析,分析了平台活动控制器的动态功耗和静态功耗以及平台活动控制器开启前后的CPU子系统功耗,整体数据分析结果表明,动态开关功耗降低了43.8%,静态泄漏功耗降低了18.35%,总体功耗降低了38.04%,达到了低功耗设计的目标。平台活动控制器的设计具有一定的实用功能和应用价值,最终代码覆盖率和功能覆盖率都达到了100%,平台活动控制器降低了相比原来CPU子系统38.04%的总功耗,保证了平台活动控制器的可靠性,达到了低功耗设计的要求,已成功运用到整个芯片系统中。完成了芯片前端设计和验证的流程,在一定程度上解决了智能芯片功耗较高的问题,具备了投入生产实践的意义和价值。