关键词： Computer engineering   Electrical engineering  

摘要： The high-speed, high-resolution power-efficient analog-to-digital converters are the new challenge designs in wireless communication. With the development of the LTE-A, the wireless communication system requires the ADCs to have the wide-band and high resolution. The low power is essential to improve the battery life-time for mobile devices. For this design target, the continuous-time sigma-delta (CTDSM) is widely used in the wireless system. Compared with the conventional ADC, the CTDSM has the built-in anti-aliasing filter and constant input impedance, which relaxes the requirement of the input buffer. Besides, the continuous-time integrators relax the requirement of the amplifiers, which allows the high power efficiency and wide-band amplifier architecture to be used in the modulator. This thesis investigates the limitations and design challenges of Mega to Hundred Mega Hz Bandwidth CTDSM. Proposed techniques include SAB integrator technique, low power circuit techniques, Preliminary Sampling, and Quantization Technique and feed-forward ELD compensation, which improve the power efficiency and the speed of the modulator. The first work reports a continuous-time (CT) third-order delta-sigma modulator that features a single amplifier biquad (SAB) and a passive integrator to simplify the circuit to just one power-hungry operation amplifier (opamp). Such setup not only relaxes the gain and bandwidth requirement of the opamp design but also enhances the overall modulator stability, which enables a power-efficient loop filter implementation. We used a SAR architecture in the quantizer with an advanced feedback technique to alleviate its speed penalty. By incorporating the proposed continuous-time complementary (CTC) opamp and an adaptive latch scheme in the DAC driver, the modulator attains a signal bandwidth of 10 MHz with 79.6 dB SNDR while only consuming 5.35 mW from 1.2 V and 1.8 V power supplies. The prototype has a dynamic range of 84.5 dB and a Schreier FoM of 17

关键词： 单粒子效应   单粒子翻转   低功耗   抗辐射加固设计   静态随机存储器  

摘要： 随着CMOS制造工艺的不断进步以及集成电路技术的迅猛发展,使得SoC系统广泛运用于网络通信技术、卫星技术、无线传感技术等多个领域。在集成电路工艺尺寸不断缩小、集成度逐步提高的背景下,性能不断提升的同时,也对SoC系统的低功耗提出了更高的要求。而SRAM由于其不可或缺性,在诸多SoC系统所用的存储芯片中占据了大约70%以上的比例,其功耗的大小将会直接影响到整个SoC芯片在功耗方面的表现。因此,通过电路结构的设计降低SRAM单元的功耗变得愈加重要。同时,在SRAM存储单元中,当辐射粒子直接轰击存储单元,会使得存储单元的逻辑值直接翻转,即发生单粒子翻转(SEU)现象,从而使电路发生软错误,故需要对传统的SRAM存储单元进行抗辐照加固设计,以应对其越来越复杂严苛的工作环境。本文详细介绍了单粒子效应的相关基础知识,包括相关概念以及产生机理。阐述了SRAM单元的电路级加固方案以及相关低功耗设计方法,针对之前加固SRAM设计的不足,提出了一种新型抗辐射加固SRAM单元。本文归纳总结了其他工作所涉及的一种抗辐照加固SRAM单元设计的方法,即基于稳定结构的抗辐射加固SRAM单元设计思路。并在此基础上,提出了本文的12管抗辐照加固SRAM单元。所提新型12管低功耗SRAM加固单元,基于堆叠结构大幅度降低电路的泄漏电流,有效降低电路功耗;基于两个稳定结构,可以有效容忍单粒子翻转所引起的软错误。全面的HSPICE仿真表明,和相关加固结构比较,此结构的功耗平均下降了31.09%,HSNM平均上升了19.91%,RSNM平均上升了97.34%,WSNM平均上升了15.37%,在三种工作状态下都具有较高的静态噪声容限,表现出了优秀的稳定性能。虽然面积开销平均增加了9.56%,但是读时间平均下降了14.27%,写时间平均下降了18.40%,能够满足高速电子设备的需求。

关键词： 测试数据压缩   测试向量生成   低功耗扫描测试   LFSR重播种  

摘要： 半导体工艺技术迅速发展加速了集成电路进入纳米/超深亚微米时代,系统芯片SoC（System-on-Chip）大量涌现,导致电路规模、集成度和复杂度迅速增加。集成电路设计、测试和验证面临空前的技术挑战和棘手问题,测试数据量过大、测试功耗过高、测试时间过长等成为测试领域当前关注的研究热点。过大的测试存储需求导致测试成本居高不下,过高的测试功耗可能引起待测电路产生过大的电流或电压,导致系统瞬间损坏、可靠性降低和无法避免的产量损失,严重影响集成电路的生产和制造,进而延缓自主知识产权的芯片研发进程。本文研究工作围绕SoC测试生成、数据压缩和低功耗测试技术展开,具体工作内容如下:（1）本文分析了片上系统测试压缩和低功耗测试技术的研究背景及其国内外研究现状,概述了片上系统测试原理、测试向量生成技术和测试数据压缩方法;介绍了片上系统内建式测试和外建式低功耗测试技术。（2）LFSR（Linear feedback shift register）重播种技术能够取得很好的测试压缩效果,但测试集中无关位的随机填充导致LFSR重播种扫描测试过程产生过多的开关切换活动,从而引发较高的测试功耗。因此,本章提出基于测试数据分块的低功耗LFSR重播种测试压缩方法。通过测试数据的分块编码处理,并对那些标志位兼容的测试向量进行重排序和分组,同时减少测试向量中的确定位并降低测试功耗。大量国际标准电路实验结果表明:该方法在压缩测试数据（平均压缩率高达92.9%）和降低测试功耗（平均功耗总体降低至72.4%）两方面取得了较好效果,且硬件开销在可接受范围内。（3）由于ATPG工具产生的不同测试向量中的确定位数目具有很大差异,而LFSR尺寸取决于确定位数目最长的测试向量,导致过长的种子向量,进而增加了测试存储需求。因此,本章提出基于向量奇偶切分的低功耗双LFSR重播种压缩方法。针对确定位数目较多的测试向量进行奇偶切分处理,从而将确定位的数目分摊在切分后奇/偶测试向量中,构造新测试集,有效减少了测试向量中Smax,由此提高了测试压缩比。采用双LFSR重播种方法对新测试集进行数据压缩,进一步降低测试测试功耗。大量国际标准电路实验结果表明:该方法在取得较高测试压缩效果的基础上,有效降低了片上系统测试功耗。

关键词： 错误检测与纠正   容错电路   低功耗   现场纠错   近阈值  

摘要： 随着物联网应用领域的扩展,能效成为集成电路的重要指标。而近阈值计算是提高芯片能效的有效方式。近阈值电压下电路的时序特性对工艺、电压、温度(PVT,process voltage and temperature)的偏差极其敏感。传统的芯片设计方法中,增加时序余量会造成性能、面积和能耗的损失,在近阈值电压工作条件下的影响更加显著。为了减少设计中的时序余量,时序错误检测与纠正(EDAC,error detection and correction)技术得到了广泛的研究。传统的ED AC电路中,一方面,时序错误检测的实现需要在传统寄存器(或锁存器)结构的基础上增加大量的晶体管,导致容错电路单元甚至整个系统的面积增大;另一方面,时序错误的纠正往往会带来额外的性能开销,随着时序错误率的上升,系统的性能会出现明显的下降。本文围绕传统EDAC电路的面积和性能开销问题展开了深入的研究,设计了一种低功耗现场纠错的时序容错寄存器(ESCFF,error in-situ correction flip-flop),并将其应用在近阈值工作条件下的国产自主设计商用处理器CK802中。具体工作内容和创新点如下:1.针对传统的EDAC时序容错电路资源开销较大、时序错误恢复方法导致系统性能显著损失的问题,本文提出一种低功耗现场纠错的时序容错寄存器ESCFF:1)在传统寄存器基础上增加10个晶体管,通过改进的翻转探测方法,检测主锁存器内部节点和输入端信号的差值,获取时序错误信息;2)在主锁存器逻辑基础上额外增加4个晶体管,利用时序错误信号直接控制主锁存器的工作状态,通过时序借用完成现场实时纠错。2.本文设计一款基于ESCFF的低功耗容错处理器,用于验证ESCFF容错电路在面积和能效方面的优势。基于SMIC40nm工艺,将ESCFF应用于国产自主设计的商用处理器CK802中。系统的错误恢复硬件结构采用全局时钟关断的方法进行纠错时序补偿。时序容错处理器在典型工艺、0.6V、25℃的工作条件下,第一个时序错误点(PoFF,pointoffirstfailure)的工作频率为20.6MHz,其中ESCFF寄存器的替换率为10.38%。其标准单元总面积相对无容错功能处理器增大了 9.74%,相对基于Razor-Lite单元实现的容错处理器,额外的面积开销减少了 4.5%。仿真结果显示,在0.6V的工作电压下,相比没有容错功能的基准设计,能耗节省47.5%,性能提升16.7%;相比基于Razor-Lite的EDAC技术,面积减少4.5%,能效提升10.6%。

摘要： This thesis work investigates asynchronous design techniques for robust low power digital circuits. Asynchronous circuits can be an alternative to the widely-used synchronous design style as they can operate at very low voltages and are mostly immune to PVT (Process-Voltage-Temperature) variations. Asynchronous designs are also well known for their event-driven functionality where the power consumption is ideally zero while the design waits for an event. There are multiple handshaking protocols, design templates and transistor-level cell designs which contribute to a large design space for asynchronous designs. In this thesis work, this design space is studied and careful design decisions are taken at every step. A complete flow of circuit design is presented along with assumptions taken while exploring the design space. An unsigned 64-bit Kogge-Stone adder is taken as a benchmark design. The investigation focuses on achieving performance improvements (speed, power, etc.) as well as the use of design tools to evaluate performance. To perform a fair comparison, this 64-bit adder is also designed using the synchronous style and comparison results are presented.

关键词： 蓝牙室内定位   基于RSSI的测距模型   区域加权-卡尔曼滤波算法   动态系数加权质心定位算法   数据采集系统  

摘要： 随着移动互联网与物联网浪潮的推进,利用卫星定位核心技术开发的众多位置服务应用正不断融入人们的生活,日益不可或缺。然而,人们日常生活的大部分时间都在室内,微弱的卫星信号在室内会带来很大的定位偏差,甚至不可用。因此,室内定位技术研究受到广泛重视,进而出现了以蓝牙、WiFi和蜂窝移动等无线通信技术为基础的室内定位技术。近年来蓝牙技术的快速发展,其功耗低、可网状组网和普及广泛的特点,成为室内定位技术研究和开发的焦点。利用蓝牙无线信号定位,面临着不同室内复杂环境对蓝牙信号的随机扰动带来的传播模型优化,蓝牙信号的预处理和特征选择,以及基于几何模型定位算法的改进等问题的挑战。本文中以可视距的室内环境为实验场景,从基于RSSI的测距模型研究、区域加权-卡尔曼滤波算法的设计和动态系数加权质心定位算法的设计三个部分来实现本文的算法研究。在基于RSSI的测距模型的研究中,通过采集到的实验环境中蓝牙信号在不同传播距离时的RSSI值,采用线性回归模型以最小二乘原理来对测距模型参数进行优化。通过设计的区域加权-卡尔曼滤波算法对实验环境中采集到的RSSI数据进行预处理来提高整体实验结果精度。动态系数加权质心算法是以传统加权质心定位算法为基础,通过对其权重值设定方法进行改进,提出动态系数权重的设定策略来提高定位结果的精度。在本文最后,以CC2640r2f低功耗蓝牙开发板为硬件平台设计出参考节点和目标节点来完成实验环境的搭建,并通过蓝牙协议栈的API接口开发了数据采集系统进行实验数据采集,从而实现了对文中算法的验证。实验验证结果表明,本文中提出的动态系数加权质心定位算法相对于传统的加权质心定位算法在整体的定位精度上有约34%的提升,定位性能有明显的改善。

关键词： 开关电源   DC-DC转换器   超低功耗   高效率   同步整流  

摘要： 随着微电子技术的发展,开关电源已经进入了高度集成化的时代。便携式设备、移动终端等市场主流产品对DC-DC转换器芯片的要求越来越高,超低功耗、高效率、小体积成为了DC-DC最主要的研究方向。在分析当前国内外开关电源发展现状和趋势的基础上,对超低功耗DC-DC转换器芯片开展了深入研究,设计了一种高效率的降压型DC-DC转换器芯片,要求其输入电压为2.8V到6V,可直接使用纽扣电池（3.3V）及USB（5V）供电,输出电压为1.8V,输出电压纹波小于3mV,最大输出电流为300mA,最大转换效率在90%以上。设计各模块电路适应2.8～6V的宽电源电压范围,以消除电源分配模块,避免额外功耗;选用同步整流技术来实现调整管的续流,大大降低了续流器件的功耗;各模块电路的静态偏置电流极低;采用闭环补偿电路,降低了系统灵敏度,提高了动态响应。采用0.18μm的CMOS工艺对所设计的DC-DC转换器芯片电路进行了仿真分析,得到在2.8VV的输入电压范围内输出电压稳定在1.8V,直流电源电压调整率为3.75mV/V,输入电压为3.3V和5V输出电压的温度系数分别为32.13ppm和49.42ppm,最大转换效率90.06%,输出电压纹波小于0.77mV,输入电压为3.3V和5V时的负载调整率分别为0.27μV/mA和0.66μV/mA。该电路的CAD仿真结果验证了设计的正确性。

关键词： 无线传感网   射频发射电路   功率放大器   低功耗   通信协议  

摘要： 无线传感网络结合了微电子技术、无线通信技术、嵌入式系统技术等多种技术,它将大量的传感器节点投放部署到待检测的区域中,并通过控制中心利用无线连接对所有节点进行无线组网和统一管理。这已经成为“万物互联”的一种重要的技术方案。无线传感节点需要长时间稳定、免维护的工作,这对节点的功耗提出了巨大的挑战。因此,提高传感节点能效已经成为学界和业界普遍关注的重要研究课题。本文针对无线传感节点低功耗设计的问题,从硬件电路和无线传感通信协议两个方面的低功耗设计展开研究。利用谐波控制、功放偏置智能控制两个途径,设计了高效射频功率放大器;利用时间准同步技术与时分策略减少传感节点通信碰撞概率,实现低功耗通信协议设计。主要内容如下:第一,从硬件电路的层面分析节点的射频发射电路结构,了解了发射电路的功耗特点之后,针对发射电路中功率消耗最大的功率放大器部分,通过谐波控制的思想对放大器进行谐波控制网络设计,使得功放本身具有极高的效率,然后通过单片机的控制作用使得功放能够根据输入信号的大小选择合适的偏置电压,从而在无线传感网输入信号功率多变的环境下能够获得更高的全局效率。实验证明,通过硬件的低功耗设计可以使无线节点能够节约电量,延长无线传感节点的免维护周期。第二,在无线传感通信协议方面,针对周期轮询工作的无线传感网提出了基于时间准同步技术的轮询协议;针对无线节点报警信息发送时的碰撞问题设计基于时分策略的退避算法。仿真表明,上述方案可以增加节点的休眠时间,同时避免数据通信时产生的一些不必要的能量消耗,从而降低节点的功耗。最后,针对石油管道监测的应用场景,将本文提出的软硬件设计方案应用其中并构建了一个实验验证平台,实测表明,节点的能量消耗得到了有效的降低。

关键词： 跨阻放大   跨导放大   高优值   宽带   大压摆率   高增益   低功耗  

摘要： 运算放大器是各类线性放大电路中应用最为广泛的一种电路结构,同时也是模拟及数模混合信号电路系统中非常重要的基础功能模块,对系统各项性能指标实现起到关键性的作用。由于各项性能之间的内在制约关系,在低功耗的约束条件下,实现高性能放大器具有更高的理论与实用价值。因此,根据特定放大电路关键性能指标,定义优值因子(Figure of Merit,FoM),用以评估放大器综合性能。基于TSMC 0.35μm CMOS工艺,利用Cadence、HSpice等仿真工具,完成了两款高优值放大电路的参数优化和仿真验证。利用三级开环放大构成的电流并联负反馈闭环跨阻增益级,进行电流-电压转换,再经过电压放大和迟滞比较等处理,实现了77K低温下电流的微弱感应检测功能;在经典跨导放大电路的基础上,采用交叉耦合非线性和动态尾电流控制结构,实现了快速瞬态响应的跨导放大器,通过建模与跨导效率(g/i)相结合的设计方法,最终研制出两款针对不同应用的高优值放大电路。本文完成了两款高优值放大电路的MPW流片验证。测试结果表明:跨阻放大电路在77K低温下工作正常,能够检测到光生电流信号,并提出后续可行性能测试方案;高优值跨导放大电路在25μA静态电流、40pF负载电容和3.3V电源电压下,低频开环增益达到58dB,单位增益带宽GBW为2.7MHz,摆率为14V/?s,大、小信号优值分别为22和4V,可满足跟随快速变化的大小信号并观测其瞬态波形的应用需要。论文分析了高优值跨导放大电路优值退化的主要原因,并提出了针对性的改进设计策略。

关键词： 微显示   硅基液晶(LCOS)   驱动   面积压缩   低功耗  

摘要： 由于AR头戴显示器的市场需求日益增大,本文对应用在AR显示头盔的LCOS微显示驱动芯片进行了深入地研究。当前AR眼镜对LCOS微显示模组的需求是高帧率,低延迟,高分辨率,轻便;高分辨LCOS微显示驱动芯片的发展现状是LCOS驱动芯片市场均由外国厂商占领。驱动芯片的研发难点在于高帧率高分辨率对接口速率,存储面积,逻辑处理的挑战。同时对于AR眼镜应用,轻便和低功耗是两个非常重要的关键点。研究一款高分辨率微显示LCOS驱动芯片,并在设计中考虑其面积更小化和低功耗设计是一项有重要意义的工作。本文针对应用在AR眼镜的高分辨率微显示LCOS驱动芯片存储和功耗的难点,提出了一种应用在微显示LCOS驱动芯片的压缩面积的低功耗设计方案。此方案将输入的RGB格式转换为YCbCr数据格式,对YCbCr数据进行压缩处理后存储到存储模块,在显示时将存储的YCbCr数据解压缩,进行插值处理还原为RGB图像显示。同时在代码层面上完成了门控时钟,门控数据,资源共享等低功耗设计操作。此方案经FPGA验证通过。对于1920×1080分辨率,本文提出的方案节省驱动芯片数据量4MB,占总缓存量的1/3。在PTPX功耗分析工具下进行功耗分析:芯片开启门控时钟功能的功耗比不开启门控时钟功能的功耗节省总功耗的11.5%。本文在结构上以数字IC流程为脉络,从需求分析,算法研究,FPGA原型验证,ASIC验证与实现等多个流程依次推进。在介绍ASIC验证与实现时,对于数字IC流程中前仿的功能验证和逻辑综合进行了较为详细的阐述:包括验证流程,思路,验证结果,逻辑综合策略,逻辑综合操作,逻辑综合结果分析。