关键词:
22nm
低功耗
UPF
功耗优化
静态低功耗验证
摘要:
导航芯片作为便携式导航产品发展的核心部件,随着消费者对导航产品性能需求的攀升,其芯片工艺制程也越来越先进。但先进工艺的更高时钟频率以及更小的晶体管尺寸必然造成功耗急剧增加。实现功耗的降低不但可以增加产品的能耗比,也会减少设备所需的散热系统成本。在便携式产品快速发展的趋势下,低功耗设计已成为集成电路设计的热点研究方向。
本文基于TSMC 22nm工艺,以导航芯片中的DMAREQ_2模块为研究对象,该模块划分了三个电压域,最高时钟频率702Mhz,规模为298万门。基于一种用于描述芯片电源的统一功率格式文件UPF(Unified Power Format)设计模块的电源网络信息,应用Synopsys公司的Design Compiler和ICCⅡ工具完成模块的逻辑综合与后端物理设计实现。使用Synopsys的VC LP工具对设计进行全面静态低功耗验证。并通过Cadence公司的LEC工具完成功能一致性检查,最后借助Prime Time-PX进行功耗签核分析。本文主要研究成果如下:
1.基于低功耗需求编写模块的UPF文件,对设计完成逻辑综合功能仿真,分析综合后的时序与功耗情况,评估综合质量。调整时序约束文件中的clock_uncertainty,在时序收敛的前提下整体功耗由0.0799w减少到0.0792 w,优化约0.88%。调整门控时钟的最大扇出由32设置为64,重新综合后门控时钟单元减少297个,时钟网络功耗优化1.2%,整体功耗优化0.75%。
2.完成基于UPF的低功耗物理设计流程后,提出三种物理设计功耗优化方法。第一,改进传统的FFP布局规划流程,提出混合FFP布局规划方案,添加供电网约束、自动宏单元对齐等调整措施,重新进行物理设计,混合FFP有更好的布线拥塞和时钟树绕线质量,与传统布局相比静态功耗、动态功耗和整体功耗分别降低了38%、32.2%、29.2%。第二,对电源开关单元摆放采用交叉式,对比传统对齐式摆放,单元数量降低215个,整体功耗优化9.6%。第三,优化物理设计使用的多阈值器件比例,SVT器件占比下降0.32%,总体阈值器件数量下降了322615个,整体功耗优化16.1%且优化了hold时序违例。
3.改进标准UPF设计流程,提出一种V-UPF(Verfiery-UPF)物理设计流程,在逻辑综合之后对设计进行全面静态低功耗验证,避免设计存在错误进入物理设计环节,在物理设计后再次验证,保证全流程低功耗设计的正确性。
4.基于V-UPF物理设计流程,使用VC LP工具在物理设计前后分别进行静态低功耗验证,在物理设计前及时发现有关隔离单元的错误,避免了物理设计后纠错的时间成本。通过LEC工具检查低功耗设计前后的功能一致性。用PTPX工具对有采用了所有优化方法和优化流程后的设计在峰值功耗模式下进行功耗签核,不同PVT环境,总体功耗最多降低37.4%,静态功耗和动态功耗最多降低为51.6%和37.4%。
本设计的导航芯片已在TSMC完成流片,本文提出的多种低功耗优化方法以及V-UPF物理设计流程可以为先进工艺节点的低功耗设计提供一定的技术参考。