关键词： 二维铁电材料   隧穿晶体管   铁电调控异质结   铁电调控同质结   铁电/介电调控  

摘要： 随着大规模集成电路的发展,芯片功耗已成为亟需解决的重大难题,新型低功耗器件是当下领域内的研究热点。隧穿场效应管（Tunnel Field Effect Transistor,TFET）的载流子隧穿机制能够突破传统载流子热发射机制的功耗极限（60 m V/dec）,实现器件快速开关状态,因而受到广泛关注。然而,目前TFET的发展面临着器件结构单一、表界面质量差、能带对准难以调控等障碍。鉴于此,本论文基于二维铁电材料的强铁电极化场调控以及二维异质结的高质量界面特性,构筑了基于二维铁电铜铟磷硫（Cu In P2S6,CIPS）的新型铁电调控隧穿场效应晶体管,深入探究了不同异质结构的铁电调控器件的低功耗及隧穿电学特性,主要研究内容如下: 开展铁电调控二维异质结隧穿场效应晶体管研究。二维异质结能够产生较小的隧穿距离或隧穿势垒宽度,基于Mo S2/WSe2异质结的能带匹配特性,构筑CIPS/Mo S2/WSe2铁电调控异质结器件。通过调控铁电极化场的强度和方向,CIPS铁电调控有效改变异质结的能带对准,实现异质结能带隧穿特性,输出特性展现了共振隧穿现象,获得了沟道电流跨越两个数量级范围的低于60 m V/dec亚阈值摆幅特性,最低亚阈值摆幅低至28.3 m V/dec,开关比大于10～9。 开展铁电调控二维同质结隧穿场效应晶体管研究。采用双极性材料WSe2作为沟道材料,利用WSe2同质结优化器件表界面质量,构筑CIPS/WSe2铁电调控同质结器件。通过强铁电极化场的有效调控以及同质结的高洁净度表界面特性,实现WSe2同质结的隧穿型能带对准,获得了沟道电流跨越四个数量级范围的低于60m V/dec亚阈值摆幅特性,最低亚阈值摆幅低至14.1 m V/dec,开关比大于10～8,并且在铁电场强极化特性的调控下,有效驱动同质结能带结构转变,输出特性展现了负微分电阻现象,并具有最高超过10的峰谷电流比,进一步揭示了器件的隧穿特性。 开展二维介电层的铁电/介电调控隧穿场效应晶体管研究。通过在沟道和铁电材料界面引入高质量二维h-BN介电层,优化器件的电容特性以及漏电流性质,通过铁电/介电层复合结构的调控,使器件达到电容匹配的状态,并且降低了漏电流对沟道电流的干扰,优化了器件转移特性的回滞,器件回滞从110 m V降低至3.1m V,并且器件仍具有29 m V/dec的低亚阈值摆幅,开关比大于10～6,漏电流降低至1 p A以下,实现了几乎无回滞的隧穿低功耗器件。

关键词： 流水线型模数转换器   低功耗流水线内核   高线性度自举开关   开关电容动态偏置电路   电容失配校准  

摘要： 流水线型模数转换器(Pipeline ADC)一直以来在高速高精度转换器领域都是最重要的结构之一。由于能同时实现高速和高精度,使得Pipeline ADC在通信、雷达、仪器仪表、医疗设备以及导航等领域得到了广泛应用。随着通信技术的发展,大量通信系统都面临着系统升级和设备更新的问题,对ADC的指标提出了更高的要求,需要ADC同时具有低成本、高线性度、低功耗以及能与现有系统保持接口兼容性的能力。虽然Pipeline ADC最新研究成果表明利用最先进的工艺,使用开环放大器、环形放大器等结构可以进一步提升ADC的性能指标并同时降低功耗,然而使用先进工艺不仅设计和制造成本十分高昂,而且电源电压也必须随着工艺尺寸的缩小而降低,难以满足上述系统对ADC低成本和接口兼容性的要求。因此,使用低成本的工艺,设计满足现有系统升级所需的低功耗高线性度Pipeline ADC,具有很大的研究意义和市场价值。本文以低功耗高线性度Pipeline ADC关键设计技术为研究课题,对Pipeline ADC的低功耗内核架构设计技术、高线性度自举开关设计技术、低功耗放大器设计技术、高速低失调比较器设计技术以及电容失配校准设计技术等关键设计技术进行了深入研究,并利用研究成果实现了一款具有低功耗高线性度特点的16位125 MS/s Pipeline ADC,完成了对关键技术的物理验证。本文主要的工作内容如下: (1)提出了一种低功耗、高线性度的Pipeline ADC内核架构。根据功耗和线性度两个重要指标,首先确定了最优的第1级流水线分辨率位数,并根据噪声、电容失配等要求,确定整个Pipeline ADC的流水线级数和后级各级分辨率,再利用每级精度要求随着级数增加而降低的特点,设计了最优比例缩小尺度因子,从而降低系统功耗。 (2)提出了一种高线性度自举开关。受开关寄生电容的影响,传统的自举开关由于寄生电容分压的原因存在自举电压偏低的问题,会使导通电阻偏大从而降低采样带宽。同时在开关晶体管所在P阱和深N阱,以及深N阱和P衬底之间存在与输入信号电平相关的非线性寄生电容,会降低开关的线性度。为了降低两者影响,所设计的高线性度自举开关利用双电容支路自举技术进一步提高了自举电压,并利用浮空深N阱的技术降低了非线性寄生电容对线性度的影响。 (3)提出了一种低功耗放大器设计技术。由于Pipeline ADC工作时类似于流水线操作,放大器只需在时钟半个周期内正常工作,因此设计了一种开关电容动态偏置电路,在放大器非工作相时将电流偏置于极低的水平,而在工作相时转换成正常偏置电压。为了提高放大器状态切换速度,减小对工作相建立时间的影响,动态偏置电路在非工作相使电流源晶体管偏置在亚阈值区,并提前于放大相进行切换。与传统开关偏置电压或开关电流开关放大器相比,开关电容动态偏置技术的偏置电压具有陡峭的上升沿和下降沿,并且不会像开关电流放大器一样因消耗过多的电压余度而减小信号摆幅。 (4)提出了一种高速低失调比较器。由于采用了多位分辨率的流水级,使得每级比较器的数字冗余校正范围减小,增加了对比较器的精度要求。本文设计了一种输入和输出都带有自零技术的带三级预放大器的高速动态比较器,在提高预放大器的增益和带宽的基础上,可较大程度降低失调电压和回踢噪声,满足多位分辨率级中Sub-ADC的精度要求。 (5)提出了两种电容失配校准技术。由于电容失配会影响ADC的线性度,而CMOS工艺中电容匹配精度只能达到10位左右,因此ADC必须对电容失配进行校准才能满足16位的线性度。本文设计了两种电容失配校准方法,一种是基于比较器跳变的改进型校准方法,每次仅使1个比较器跳变并利用后级ADC对前级电容失配进行直接量化来得到电容失配信息。一种是基于INL曲线的电容失配校准方法,利用INL曲线来间接得到电容失配信息,从而对电容失配进行校准。相比于传统校准方法,本文所提出的两种方法具有所需器件和校准步骤都更少的优势,可提高校准精度。 为了验证研究内容在低功耗高线性度ADC设计方面的优势,本文基于0.18μm CMOS工艺设计并实现了一款低功耗、高线性度的16位125 MS/s Pipeline ADC,ADC在10 MHz模拟输入和125 MS/s转换速率下实现了101 d B的无杂散动态范围(Spurious-Free Dynamic Range,SFDR)和75.85 d B的信号噪声失真比(Signal-to-Noise-and-Distortion Ratio,SNDR),在1.8 V电源电压下功耗仅为189m W,达到了296 f J/conv.-step的优值(Figure-of-Merit,FOM)。

关键词： 室内定位   超宽带技术   低功耗   电子标签  

摘要： 目前,尽管全球导航卫星系统(Global Navigation Satellite System,GNSS)能够满足大多数日常出行需求,但在密闭室内环境中,卫星信号因建筑物遮挡和人员密集等因素难以精确定位。与此相比,超宽带(Ultra-Wide Band,UWB)技术因其低功耗、快速传输、强抗干扰性和高安全性等特点,在室内高精度定位领域展现了广泛的应用潜力。然而,作为UWB室内定位系统的移动终端,电子标签通常采用锂电池供电,其电池续航能力有限并且固化在生产阶段,随着通信频率的提高,增加的能耗会进一步缩短电池续航时间,进而降低标签的待机性能。为此,本文采用DW3220 UWB芯片、FR8016HA主控芯片和ICM40607惯性测量单元(Inertial Measurement Unit,IMU)芯片设计了一款低功耗的电子标签来满足电子标签持续、稳定的续航能力要求。本论文的研究成果为: (1)通过研究UWB定位原理并调研相关UWB电子标签产品,对电子标签进行整体方案设计,包括硬件单元方案和软件单元方案。硬件单元包括硬件方案总体设计、主要芯片选型和硬件各模块电路设计;软件单元包括定位测距程序和低功耗处理程序。 (2)设计UWB电子标签的硬件电路。主要包括对超宽带无线收发模块、主控模块、运动检测模块、电源模块等电路的设计与调试。 (3)基于芯片在不同工作模式下能耗不同,对电子标签的软件部分进行低功耗方案设计,主要包括电子标签动态测距处理(间歇测距)和标签静态处理(IMU巡检)。 (4)搭建测试环境对电子标签进行测距和功耗测试,首先对电子标签的测距功能进行测试,分析测距结果,然后测试经过低功耗处理的标签分别处于运动测距状态下和静止状态下的功耗数据,最后与未做低功耗处理的标签的功耗进行对比,验证电子标签方案设计的可行性。

关键词： 22nm   低功耗   UPF   功耗优化   静态低功耗验证  

摘要： 导航芯片作为便携式导航产品发展的核心部件,随着消费者对导航产品性能需求的攀升,其芯片工艺制程也越来越先进。但先进工艺的更高时钟频率以及更小的晶体管尺寸必然造成功耗急剧增加。实现功耗的降低不但可以增加产品的能耗比,也会减少设备所需的散热系统成本。在便携式产品快速发展的趋势下,低功耗设计已成为集成电路设计的热点研究方向。 本文基于TSMC 22nm工艺,以导航芯片中的DMAREQ＿2模块为研究对象,该模块划分了三个电压域,最高时钟频率702Mhz,规模为298万门。基于一种用于描述芯片电源的统一功率格式文件UPF(Unified Power Format)设计模块的电源网络信息,应用Synopsys公司的Design Compiler和ICCⅡ工具完成模块的逻辑综合与后端物理设计实现。使用Synopsys的VC LP工具对设计进行全面静态低功耗验证。并通过Cadence公司的LEC工具完成功能一致性检查,最后借助Prime Time-PX进行功耗签核分析。本文主要研究成果如下: 1.基于低功耗需求编写模块的UPF文件,对设计完成逻辑综合功能仿真,分析综合后的时序与功耗情况,评估综合质量。调整时序约束文件中的clock＿uncertainty,在时序收敛的前提下整体功耗由0.0799w减少到0.0792 w,优化约0.88%。调整门控时钟的最大扇出由32设置为64,重新综合后门控时钟单元减少297个,时钟网络功耗优化1.2%,整体功耗优化0.75%。 2.完成基于UPF的低功耗物理设计流程后,提出三种物理设计功耗优化方法。第一,改进传统的FFP布局规划流程,提出混合FFP布局规划方案,添加供电网约束、自动宏单元对齐等调整措施,重新进行物理设计,混合FFP有更好的布线拥塞和时钟树绕线质量,与传统布局相比静态功耗、动态功耗和整体功耗分别降低了38%、32.2%、29.2%。第二,对电源开关单元摆放采用交叉式,对比传统对齐式摆放,单元数量降低215个,整体功耗优化9.6%。第三,优化物理设计使用的多阈值器件比例,SVT器件占比下降0.32%,总体阈值器件数量下降了322615个,整体功耗优化16.1%且优化了hold时序违例。 3.改进标准UPF设计流程,提出一种V-UPF(Verfiery-UPF)物理设计流程,在逻辑综合之后对设计进行全面静态低功耗验证,避免设计存在错误进入物理设计环节,在物理设计后再次验证,保证全流程低功耗设计的正确性。 4.基于V-UPF物理设计流程,使用VC LP工具在物理设计前后分别进行静态低功耗验证,在物理设计前及时发现有关隔离单元的错误,避免了物理设计后纠错的时间成本。通过LEC工具检查低功耗设计前后的功能一致性。用PTPX工具对有采用了所有优化方法和优化流程后的设计在峰值功耗模式下进行功耗签核,不同PVT环境,总体功耗最多降低37.4%,静态功耗和动态功耗最多降低为51.6%和37.4%。 本设计的导航芯片已在TSMC完成流片,本文提出的多种低功耗优化方法以及V-UPF物理设计流程可以为先进工艺节点的低功耗设计提供一定的技术参考。

关键词： 逐次逼近模数转换器   无源噪声整形   低功耗   低过采样率   残差电压  

摘要： 随着信息数字化发展,医疗领域的生理信号采集电子设备也在更新换代。生物医学信号中蕴含了医生诊断病人病情的关键信息,在临床诊断中起着不可或缺的作用,生物医学信号的采样系统的标准因此而变得更为严格。而ADC作为生物医学信号采样系统中的关键模块,既要考虑到移动设备的长续航要求,又要具有较高的转换精度来获得准确的诊断信号,因此高精度、低功耗的设计挑战最为突出。 由于∑-ΔADC具有高精度的特征,SAR ADC具有低功耗的特征,而噪声整形（NS）SAR ADC则结合了上述二者的优势,满足便携式医疗设备的要求。本设计针对一阶NS往往需要牺牲功耗以较高的过采样率（OSR）来实现较高的有效位数（ENOB）,提出一种低OSR低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时k T/C噪声的产生,因此减小了总的k T/C噪声。 本文在180nm CMOS工艺下对提出的针对超低频低幅度生物医学信号处理的低OSR低功耗的二阶无源噪声整形SAR ADC进行电路级设计与仿真验证。仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100KS/s的采样率,OSR为5,实现了13.5位ENOB,SNDR为83dB,SFDR为88.5dB,优值为174.6dB,功耗仅为6.98μW,整个噪声整形SAR ADC核心版图面积为0.165mm2。

关键词： 牦牛毛   牦牛毛帐篷   逆向工程   复合绳   堆积密度指数  

摘要： 中国是世界上牦牛最多的国家,牦牛数量占世界90%以上,牦牛毛年产量2万吨,然而只有极少数昂贵的牦牛绒经过复杂的毛纺分梳工艺处理纺纱,而大量作为下脚料的廉价牦牛毛因可纺性差而被废弃,导致资源浪费和环境污染。但因其独特的保暖、抗辐射和防水特性等性能,在帐篷、毛毡等领域得到广泛应用。其中,在构成牦牛毛帐篷三大组件中,牦牛毛绳用量约占20-30%。大型帐篷或需更强结构支持的帐篷,使用量更高。但目前牦牛毛绳生产技术仍停留在手工搓纺捻制的阶段,耗时费力、效率低下,织造牦牛毛绳的机械捻制工艺技术与相关设备缺乏,生产制作成本与经济效益存在明显矛盾。 针对以上牦牛毛可纺性差、高浪费和低利用等问题,以及现有牦牛毛制绳技术成本高、周期长和加工水平低等现象,本课题通过研究传统毛纺分梳工艺与传统麻纺制绳工艺,旨在开发一套可以用于对废旧牦牛毛进行深加工再利用,制作高强度牦牛毛绳的加工工艺及相关设备。主要进行了以下研究: 首先通过逆向工程技术,在查阅大量专利技术和文献的知识背景下,结合现有的制绳设备,使用SolidWorks虚拟建模软件模拟建立一套适合机械生产牦牛毛绳的设备模型图,完成相关设备设计及结构优化。 其次对设备运行工艺及相关部件参数进行确定,并进行分梳部件改进后适应性相关测试,对试验现象进行分析讨论并及时调整试验方案,并且对工作部件转速数据和制绳速度进行测量分析,建立了电源输入频率与转速、制绳速度等关系图,方便在后续实际生产中发挥指导性作用。 最后在性能测试部分,分别对牦牛毛纤维原料与松散状态毛料纤维进行物理特性分析,结合前端毛纺分梳测试情况分析,认为前端毛纺分梳工艺与分梳部件设计基本合理。并完成制绳试纺试验设计和牦牛毛/尼龙芯纱复合绳样品的制备,也证实该制绳设备技术与工艺适用于生产牦牛毛/尼龙芯纱复合绳。对牦牛毛/尼龙芯纱复合绳样品各组成部分物理性能进行分析讨论。在体积组分测试中,引入堆积密度指数来说明牦牛毛纤维在尼龙芯纱上有良好的包覆效果,发现样品绳横截面的堆积密度与划分方法的相关性不大。包覆在包芯纱上的牦牛毛纤维随距离包芯纱轴线的远近呈现先增加后减少的趋势,并在径向相对位置9/16～12/16内达到最大值。通过重量组分、捻度测试以及拉伸断裂测试,得出在相同芯纱规格且捻度条件相近情况下,芯纱外层包覆的牦牛毛纤维含量对牦牛毛/尼龙芯纱复合绳强力影响最显著的结论。

关键词： 低功耗广域网   LoRa   数据包冲突   sub-chirp跳信道  

摘要： 在物联网中,LoRa作为其中低功耗广域网的代表,利用其长距离,低功耗和低成本的优势,在智慧工业和智能农业场景中起着越来越重要的作用。但是由于现有LoRa网络存在以下三类现象:(1)LoRa终端设备采用基于ALOHA的发包机制,即不检测信道的情况下直接向网关发送数据包;(2)在单个LoRa网关覆盖范围下存在数目众多的LoRa终端设备;(3)LoRa数据包的滞空时间长,根据参数不同在几十毫秒到几百毫秒不等。导致多个终端设备可能同时向网关发送数据包,在网关处造成数据包冲突问题,使得网关无法正确解调数据包。 国内外现有研究对数据包冲突问题提出了冲突避免和冲突解决机制,冲突避免机制通过增加载波监听和时分复用的方式,控制终端设备的发送时刻,从而避免冲突发生,但是这一做法导致了额外的网络运行和维护成本。而冲突解决机制基于LoRa数据包冲突特有的时频域特征用以分离解调出原始数据包,然而在多个数据包冲突的场景下,多个数据包间的时频域特征将互相干扰导致解调出错。 针对LoRa数据包冲突问题和研究现状,本课题提出了一种基于符号分段跳信道的抗冲突传输机制(称为CHLoRa),以增加信道维度的方式尽可能消除多包冲突情况下冲突数据包间的干扰。该传输机制将LoRa数据负载的每个符号均匀的分段为若干子符号,并将这些子符号分散至随机的信道内,由于不同数据包间的这些子符号所处的信道序列不同,因此不同数据包间往往只能在信道序列相同的部分对对方造成干扰,从而降低数据包冲突干扰对解调的影响。 在本课题抗冲突传输机制设计中存在以下三个挑战:(1)如何设计符号分段跳信道传输机制:如何设计信号分段调制与解调方式和跳信道序列传输机制,以保证数据包抗噪性和抗冲突能力;(2)如何在商用终端中实现CHLoRa传输机制:由于商用终端芯片不支持自定调制LoRa信号以及自定义帧结构,无法直接将本课题传输机制直接部署在商用终端上;(3)如何并行解调CHLoRa数据包:CHLoRa数据包帧结构在前导码和帧间隔分隔符上仍存在冲突问题,如何在冲突情况下进行数据包对齐和补偿操作,以及如何纠正实际错误解调问题。 针对上述挑战,本课题具体研究设计与实现如下: (1)针对符号分段跳信道传输机制设计,发送端首先对每次数据包发送都生成一组随机跳信道序列,将正常LoRa符号分段后的各段符号(称为subchirp)按照随机序列顺序放入不同信道中来降低数据包冲突干扰,并为了将随机序列信息传输至接收端,以改造数据包帧结构的方式,将跳信道序列信息调制在单个符号内,并将符号进行共轭处理,提高该符号的传输正确率,最后将改造后的CHLoRa数据包进行发送。而在接收端,为了正确识别LoRa信号,先需通过基于前导码特征的信号检测对到达的CHLoRa数据包进行感知,并为了使数据包解调正确,还需使用帧起始分隔符特征进行解调窗口对齐。并在subchirp解调之前获取到跳信道序列,最后根据跳信道序列获取数据包中各个信道内的subchirp,进行相应解调得到所有信息,从而完成整个CHLoRa抗冲突传输机制设计。 (2)针对商用终端芯片不支持自定义调制和帧结构的问题,CHLoRa利用不同参数的LoRa符号间存在相同时频特征且符号周期不同的现象,以符号分段模拟的方式,将其他参数的LoRa符号模拟为当前LoRa符号的分段形式进行分段实现。且在FHSS中断中设置各类参数寄存器来实现对每个符号的控制,从而将跳信道序列在subchirp之前进行传输,即自定义帧结构,并使得subchirp调制信息保持一致,从而实现CHLoRa在商用终端的部署,降低现有LoRa网关改造成本。 (3)针对如何设计并实现并行解调的挑战,CHLoRa利用前导码和帧起始分隔符稳定的频域特征,通过挑选连续窗口固定峰值来进行冲突发现,并以帧起始分隔符的相反峰值特征进行窗口对齐来解决冲突发现和数据包对齐的问题。并为了降低发送端符号分段产生的相位不连续影响,提高subchirp解调正确率,对每个符号的所有subchirp进行基于滑动窗口的解调手段,根据解调结果进行投票选出正确峰值,从而完成CHLoRa并行解码机制设计与实现。 最后CHLoRa设计实验验证了CHLoRa的性能:在大量商用终端设备环境中,制造多数据包冲突,与基于数据包偏移的LoRa数据包分离冲突解决机制Pyramid,以及非均匀分段解调的冲突解决机制CIC进行符号正确率对比实验。并为了分析各参数下CHLoRa的抗冲突性能,本课题设计了在各种噪声环境,扩频因子,信道和分段数目进行解调正确率对比实验,从而全方面验证CHLoRa的可行性和抗冲突性能。

关键词： 低功耗蓝牙   室内定位   指纹库   指纹定位  

摘要： 随着移动通信的高速发展、智能终端的广泛普及和定位需求的不断增长,定位技术的研究越来越处于重要位置。目前,全球导航卫星系统(GNSS)可以为人们提供米级甚至分米级、厘米级的室外定位精度,但在室内,由于GNSS信号受到多径效应和建筑物遮挡的影响,无法利用卫星导航技术获取实时准确的室内定位结果。数十年来,国内外学者已提出诸多室内定位解决方案与室内定位方法,单一的定位技术和定位方法有各自的优势和局限性。其中,低功耗蓝牙(BLE)技术具有成本低、能耗低、操作简单、续航时间长等优点,但同时具有信号易受环境干扰的劣势;指纹定位方法无需信号解算,且不受非视距误差的影响,但构建指纹库时需要耗费一定时间精力。综合考虑成本和技术难度,本文选择使用低功耗蓝牙定位技术和指纹定位方法进行研究。主要研究内容如下: (1)蓝牙信号预处理方法改进。对低功耗蓝牙的接收信号强度指示(RSSI)进行分析,设计了一种DTMMM加权混合滤波算法对RSSI进行预处理,剔除了数据中的异常值,减少了来自多种因素所产生的信号误差。使用该加权混合滤波模型预处理后的数据进行定位测试,测试点的平均点位误差为2.167m,比另外三种经典的单一滤波算法:均值滤波、中值滤波、高斯滤波分别小3.999m、4.973m、3.214m,异常值对定位精度的影响显著降低。 (2)指纹库补偿方法优化。针对初始指纹库部分蓝牙接入点(AP)的信号值数量空白的情况,设计并改进了一种基于对数距离路径损耗模型的加权K最近邻(WKNN)补偿算法,对缺失值进行补偿。该模型首先利用K最近邻(KNN)方法选择缺失值附近的邻居,然后引入对数距离路径损耗模型调节权重,防止异常的邻居信号值对定位结果造成影响。通过实验对比验证了经补偿缺失值后的指纹库,在在线阶段WKNN定位中,其定位结果的平均点位误差较初始指纹库减小了约34.495%,提高了定位精度和稳定性。 (3)指纹库降维方法优化。设计了一种PC-LDA指纹库降维方法,提取指纹库的最大特征信息,去除冗余信息、降低计算时间和复杂度。通过实验对比验证了经降维后的补偿指纹库,在在线阶段WKNN定位中,其定位时间相较于未经降维的指纹库缩短了约25.705ms,速度提升了约50.450%,在保持较好定位精度的同时有效提高了定位效率。