关键词： 光通信   光接收机   前端放大器   反相器   低功耗  

摘要： 当今时代,数据流量呈现爆炸式增长的趋势,这对光通信网络的速度及质量提出了更高的要求。特别是近些年来,随着10G无源光网络（PON）的大规模部署,进一步推动了市场对高性能光通信芯片的需求。本文聚焦当下高速光模块的工业化发展,设计了一款基于65nm CMOS工艺的低功耗、无电感的10Gbps光接收机前端放大器。 尽管CMOS工艺以其高集成度、低成本和低功耗的特点成为众多厂商工业化量产的首选,但晶体管本征增益的降低和电压余度的减少给CMOS光通信芯片的设计带来了巨大的挑战。目前市面上的高速光接收芯片仍主要采用Bi CMOS工艺。针对CMOS工艺的设计难点,许多研究人员选择在电路设计中采用基于反相器的级联结构,但如何保证级联结构的稳定性对于设计者而言是一项重大挑战。另一方面,在传统跨阻放大器的设计中,为了获得更大的增益带宽积,许多研究者会引入带宽拓展技术,但这通常会带来一些其它的负面影响。如电感峰化技术会占据大量的芯片面积,并显著降低系统的相位裕度;引入负电容会使得噪声上升等。 为克服上述挑战,本文基于反相器结构设计了一款新型无电感低功耗的光接收机前端放大器芯片。其中,所提出的跨阻放大器在传统3级的基础上进行改进,创新性地使用了5级级联结构,通过更多的级数来实现噪声、增益和带宽间的平衡,同时利用电容补偿和电阻负反馈解决信号过冲和电路稳定性的难题;主放大器则采取前馈补偿的方式引入一对左半平面的零点,在不牺牲带宽的情况下增加相位裕度。 针对功耗设计的难点,本课题一方面依靠反相器N管、P管电流复用,另一方面通过在电路模块中使用低功耗结构来协助实现。其中,自动增益控制环路采用结构简单、功耗较低的半波整流方案,并通过电平检测和峰值检测相结合的方式,解决了该结构转换效率低的问题;在输出缓冲器的设计上,则利用电压模逻辑（VML）结构显著降低了芯片的静态功耗。 本文完成了光接收机前端放大器的电路设计、版图绘制与仿真验证,所设计芯片的整体面积为750μm×600μm。在250f F的光电二极管寄生电容下,后仿真结果表明,电路的-3d B带宽为8.34GHz,跨阻增益为125.1d BΩ,等效噪声电流为12.01pA/Hz1/2。在3.3V电源电压下,芯片整体静态功耗为80.5m W。从仿真结果可得,所设计电路满足10Gbps光接收机应用要求。

关键词： 模数转换器   低功耗   建模   动态放大器  

摘要： 模数转换器（Analog-to-digital Converter）是将所感触到的模拟信号转换为数字信号给电子设备存储和传输,是集成电路中必不可少的模块。随着科技的高速发展,便携设备给人们生活中带来许多便利,然而这些便携设备对ADC的性能要求不断提高。所以在低功耗下高速传输数据成为了集成电路从业者的研究和开发的热点。 本文将基于市场对ADC需求,对新型混合结构流水线式逐次逼近ADC展开研究,设计了一款12位的100MSP的Pipelined-SAR ADC。为实现高速低功耗,做了以下工作: （1）对ADC的级数和功耗进行分析,确定第一级SAR ADC的量化位数为6bit; （2）其次对ADC中各个关键模块的非理想因素进行理论分析,在MATLAB中对系统进行噪声建模,便于后续对关键模块的设计; （3）基于电容阵列DAC的开关切换策略采用Vcm-Based,对量化方式进行推导,在MATLAB中进行行为级建模,验证ADC的功能性; （4）采用级间增益减半技术,将放大器的增益从32减小到16; （5）为实现高速和低功耗,将动态逻辑单元代替传统的D触发器,实现异步SAR逻辑; （6）采用开环放大器代替传统的静态运算放大器,降低功耗; （7）为降低失调误差和级间增益误差,采用冗余技术。 本文基于TSMC40nm工艺下,在Cadence Virtuoso平台里进行电路设计并Spectre仿真,仿真结果为:在1.2V电源电压下,当采样率为100MHz,对系统输入±1V的输入信号,SNDR为61.9d B,ENOB为10.0,SFDR为-50.1d B,功耗为4.12m W,核心电路的版图面积约为0.019mm2。

摘要： 随着半导体的快速发展，其集成度越来越高，半导体芯片的温度也随着指数的增长，数据表明，半导体芯片的功耗密度每3年就翻倍一次，进一步的，半导体芯片的故障率会随着温度升高10度而提高2倍，因此，在半导体芯片的研发过程中，功耗问题是始终无法逃避和回避的重要研究课题。

关键词： JPEG编解码   熵编码   多线程   缓存优化   内存优化  

摘要： JPEG(Joint Photographic Experts Group)是目前图像压缩领域最流行的算法,被数十亿用户广泛使用。然而,在面对需要大量数据存储和快速传输的应用场景时,其相对较低的压缩率已经成为了一个不容忽视的瓶颈。目前学术界和工业界上有很多JPEG重压缩算法,这些方法普遍存在编解码效率不足和高内存消耗的问题,限制了其在实际应用中的可用性。通过深入分析JPEG格式的特点及其在实际应用中的限制,本文重新设计并实现了JPEG图片二次编解码系统。本文采用高效的算法优化和先进的内存管理技术,显著提高了图片处理速度和数据压缩率,降低了内存占用。本文的主要贡献包括: (1)优化了熵编码模块和系数预处理模块,引入了高效的ANS(Asymmetric Numeral Systems)编码算法,保持压缩率的同时显著提高编解码效率。合并原框架中的二进制码元,减少编解码次数和条件判断时间。通过选择适当的上下文信息降低了合并后码元的条件熵,减少平均码长。对频繁使用的概率空间进行缓存优化,通过合并概率空间提高整个方案的缓存命中率。实验结果显示,在Kodak、DIV2K、***和***这四个图像基准数据集上,相较于其他编解码系统,提出的JPEG二次编解码方案在保持压缩率的前提下,具有最快的解码速度。 (2)提出了一种编解码器内存优化方案,将图片划分为若干个互相独立的切片,将每个切片作为独立的编解码单元。切片中按行分配内存空间,待编码行与预测行通过滚动数组的方式进行系数更新与交换。实验结果显示,内存优化架构在没有进行图片划分的基础上,降低编码端内存使用49.42%,解码端内存消耗80.86%。并且此架构在压缩率没有明显下降的基础上,对于编解码性能有一定的提升效果。 (3)设计了编解码器并行架构,利用多线程技术对编解码器进行并行加速。通过在编码端引入预扫描模块解决了切片之间字节流数据依赖问题,利用Huffman切换词数据结构记录切片间的码流信息,解决了解码端Huffman编码字节不对齐的问题。实验结果显示,并行化架构在两线程的基础上,编码段平均加速比达到1.72,解码端平均加速比达到了1.85,并且几乎不影响算法压缩率。 本文从熵编码算法,预测算法,缓存优化和并行化技术多个角度优化重压缩效率,重构内存分配架构,解决了编解码端内存消耗问题。实验结果表明,本文提出的二次编解码方案在编解码速度和内存消耗方面有了明显提升,这对内存功耗和实时性要求高的应用来说,具有重要的优势和实际应用价值。

关键词： 低压差线性稳压器   低功耗   瞬态增强   低噪声   高PSRR  

摘要： 电子产品高速发展,电源管理芯片的需求日益增加,在电源管理芯片中低压差线性稳压器(Low Dropout Regulator,LDO)芯片因为其模块小、静态功耗小、噪声低、电路简单、成本低等优点得到了广泛的应用。 本文对LDO性能指标中的低功耗、低噪声、高PSRR进行了研究与设计。对于低功耗设计,总结了其设计中的主要难点,并对其中的低功耗瞬态响应进行了研究,最后提出了一种改进型自适应尾电流源的方法以改善LDO的瞬态响应性能;对于低噪声设计,通过噪声分析得出了 LDO噪声的主要来源,确定了噪声优化的基本方案;对于高PSRR设计,进行了 LDO的PSRR进行建模分析,最后总结了LDO在不同频段的PSRR情况,并提出了基本优化方案。 本文首先设计了一款低功耗、瞬态增强LDO芯片,其输入电压为2.7V-4.8V,最大带载为100mA,负载电容4.7μF,典型情况下仿真功耗为1.69μA。芯片包括LDO主体电路、瞬态增强电路和过流保护电路。对于LDO主体电路,本文设计了推挽输出的误差放大器来增大EA的输出摆率;使用了动态偏置的BUFFER作为缓冲级;使用了提出的改进型自适应尾电流源电路作为瞬态增强电路来改善芯片的瞬态响应性能;设计了一个具有防闩锁功能的折返电流限电路作为LDO的过流保护。最后对芯片进行了整体仿真和流片测试,测试结果表明本文设计的低功耗、瞬态增强芯片在1-50mA,100ns负载跳变时下冲Vdip为46mV,恢复时间为75μs;上冲Vpcak为48mV,恢复时间为300μs,均符合设计指标。 本文还设计了一款低噪声、高PSRR的LDO电路,其输入电压为3V-12V,最大带载为300mA,负载电容10μF,典型情况下仿真功耗为1.301mA。本文介绍了高PSRR基准电流源的设计,使用了片外RC低通滤波网络来减小基准输出噪声和提升PSRR性能,运用基准电流和片外可调电阻组成参考电压的形式,进而采用无反馈电阻的电路架构来减小噪声。同时使用三极管替代误差放大器中的输入对管和电流镜管来减小噪声,并使用自适应超级源随器改善环路补偿。最后完成了对电路的整体仿真验证,典型情况下输出噪声谱密度1.2nV/(?),积分噪声1.18μVRMS;1 MHz处的PSRR为-87dB,噪声和PSR性能良好。

关键词： 碳化硅   沟槽栅   MOSFET   载流子存储层  

摘要： SiC作为第三代宽禁带半导体具有击穿电场高、热导率高、电子饱和速率高等优势,是制造大功率、高频、高温等器件的理想材料。SiC MOSFET与同耐压级别的Si IGBT相比,具有开关损耗低、开关频率高、工作温度高等优点,逐渐成为航空航天、核电站、新能源汽车等领域内高压大功率器件中的首选开关变换器。为了进一步降低传统平面栅SiC MOSFET的导通电阻,研究人员开发出沟槽栅SiC MOSFET。然而沟槽栅SiC MOSFET处于高压时,沟槽底部的栅极氧化物的电场会很高,这会引起可靠性问题。 为了对沟槽栅SiC MOSFET器件的比导通电阻、击穿电压以及品质因子进行优化,本论文基于TCAD半导体工艺与器件仿真软件,设计并建立了沟槽栅SiC MOSFET器件模型,表征分析了不同结构器件的电学性能,具体研究内容为: （1）建立了双沟槽结构的SiC MOSFET、非对称结构的沟槽栅SiC MOSFET、沟槽底部具有厚氧化层的SiC MOSFET、沟槽底部具有重掺杂P型屏蔽层的SiC MOSFET四种器件模型,对它们进行了静态和动态特性的分析。发现沟槽底部具有厚氧化层的SiC MOSFET具有相对更低的比导通电阻,其比导通电阻为2.2mΩ·cm2,击穿电压为1282V;非对称结构的沟槽栅SiC MOSFET具有更高的击穿电压,其雪崩击穿电压为1522V,器件的比导通电阻为35.3mΩ·cm2。 （2）基于上述两种结构,在器件漂移区设计新增了厚度为0.9μm,掺杂浓度为6.0×1015cm-3的载流子存储层,并对器件的静态和动态特性进行了仿真。对于沟槽底部具有厚氧化层的SiC MOSFET,发现相较于未增加载流子存储层的器件,其比导通电阻变化不大,比导通电阻为2.0 mΩ·cm2,击穿电压为1252V,导通电阻和栅极电荷的乘积（HF-FOM）成功降低了9.5%。对于非对称结构的沟槽栅SiC MOSFET,发现相较于未增加载流子存储层的器件,其击穿电压基本保持不变,击穿电压为1516V,比导通电阻降低为15.7 mΩ·cm2,HF-FOM降低了55.8%。 （3）进一步研究了载流子存储层厚度和掺杂浓度对SiC MOSFET导通电阻和击穿电压的影响。设定的载流子存储层厚度和掺杂溶度的范围分别为0.9μm到3.4μm和6.0×1015cm-3到2.7×1016cm-3。对于非对称结构的沟槽栅SiC MOSFET,器件的比导通电阻随掺杂浓度的增加,比导通电阻逐渐降低,击穿电压降低幅度较小。对于沟槽底部具有厚氧化层的SiC MOSFET,器件的比导通电阻随掺杂浓度的增加,比导通电阻先逐渐降低后趋于稳定,击穿电压降低幅度较大。

关键词： 集成电路  

ISBN: (纸本)9787111745907

摘要： 本书重点关注CMOS数字专用集成电路(ASIC)设备，集中探讨了三个主要内容：如何分析或测量功耗，如何为设备指定功耗意图，以及可以用什么技术最小化功耗。

关键词： 数据采集   低功耗   多采集模式   分段存储   波形录制  

摘要： 数据采集是信息技术领域的一个关键组成部分,它在计算机与外部环境之间构建起一座信息交互的桥梁,是实现信息获取的核心途径。在当今时代,数据采集技术在诸如无人机自动巡航、分布式基站管理以及智能监控哨所等多个应用领域发挥着重要作用。鉴于在复杂多变的环境中长时间稳定运行的需求日益增加,对采集设备的微型化和低功耗性能提出了更高的要求。本研究旨在针对微型化、低功耗以及多样化采集模式等关键技术和功能指标,设计并实现一种微型低功耗高速数据采集模块,并开发波形记录等相关功能。具体研究工作如下: 1)完成高速数据采集模块示波器模式的整体设计。采用低功耗模数转换器和系统级芯片进行数据采集,实现最高采样率为1 GHz的高速数据有效采集,结合多条件可选的数字触发机制以及多类型多时基的数字抽取降采样技术,完成基本的示波器采集存储,最大工作功耗低于14 W。 2)根据硬件电路的需求设计硬件电路原理图。基于上电顺序要求对电源需求进行分析并设计电源树及具体电源分支电路原理图;根据研发需求以及器件操作的可行性,分析配置功能的设计,采用多种配置模式结合,适应于实际设计需求;并针对信号输入要求及垂直灵敏度指标要求,对信号调理电路各级硬件设计电路,确认各级增益调节设计;合理构建电路,实现模块板卡尺寸微型化,长边≤13.5 cm,短边≤10 cm。 3)通过波形录制采集模式实现波形捕获率指标。对波形捕获率的指标进行分析,采用分段存储的的设计思想,设置示波器模式之外的波形录制模式;通过对DDR3的工作机制及存取指令分析,结合Xilinx用于FPGA设计的MIG IP核读写时序,通过DDR3分段存储实现波形录制模式的数据采集存储方案,实现波形捕获率20000 wfm/s的指标。 完成硬件设计与逻辑编程之后,搭建验证测试平台,进行各项功能的实验性调试。在确保信号准确性基础上,实现功能的完整性,并确保低功耗等关键性能指标满足预定的设计要求。

关键词： 二硫化钼   金属-半导体场效应晶体管   低功耗   光栅效应  

摘要： 随着电子设备的普及和对便携性的要求,集成电路芯片不断向着微缩化、高集成度的方向发展。硅基金属-氧化物-半导体场效应晶体管（MOSFET）作为芯片最基本的单元,其尺寸也在不断缩小,现在已经达到3 nm工艺节点。但硅基MOSFET的尺寸缩放已经接近极限。二维半导体因其在原子尺度厚度下优异的电学性能,在极小尺寸的先进集成电路方面具有巨大的潜力。然而,二维半导体表面光滑无悬挂键,这使得在其表面直接沉积高介电常数（high-k）的绝缘栅极电介质极为困难。虽然可以通过在二维半导体表面预先制备颗粒作为成核位点以沉积high-k栅介质,但由此造成的界面损伤会影响二维半导体场效应晶体管的性能。结场效应晶体管虽然无需栅介质,但将两种二维半导体结合起来并进行能带匹配增加了其制备复杂性。金属-半导体场效应晶体管（MESFET）的栅极用金属半导体的整流接触取代了MOSFET中的MOS结构,其结构更简单,制备难度更低。本文基于二维半导体二硫化钼（MoS2）,采用MESFET结构,消除了对栅介质的需要,降低了制备难度,构建了高性能的MoS2 MESFET,主要内容如下: 1.利用高功函数金属铂（Pt）与MoS2的肖特基接触形成栅极结构,低功函数金属银（Ag）和MoS2的欧姆接触形成源漏电极,制备了高性能MoS2MESFET。通过调节栅极/沟道（Pt/MoS2）肖特基接触界面处形成的耗尽区宽度来有效控制载流子的输运,MoS2 MESFET实现了64 m V/dec的亚阈值摆幅,接近60 m V/dec的物理极限值;工作电压范围在-0.5～1 V;阈值电压为-0.27 V,十分接近0 V;栅极泄漏电流最低约10-11A,这些特性使器件在开关和运行期间具有低的功耗。此外,采用先沉积电极后物理转移MoS2的范德瓦尔斯组装过程优化了金属-半导体接触界面,消除了界面陷阱与费米能级钉扎,使MoS2 MESFET的电流回滞可以忽略。本文还演示了基于MoS2 MESFET的反相器逻辑电路,实现了86%的噪声容限,并获得了47的电压增益峰值。 2.基于MoS2 MESFET构建光探测器,并结合光电输入,实现了简单的逻辑门。首先使用MoS2 MESFET的栅极与源极,探究其作为肖特基光电二极管的性能,获得了较好的光响应度和探测率。在-1 V偏压下,响应度为0.78 A/W,探测率在1011Jones左右,上升沿和下降沿时间分别为176μs和392μs。接下来使用MoS2 MESFET的栅极、源极、漏极三个电极,探究MoS2 MESFET的光电特性,并详细的解释了其主导工作机制由光导效应到光栅效应的转变。最后,使用MoS2 MESFET在光电输入下实现了逻辑“或”门功能。