关键词： 无线电通信  

ISBN: (纸本)9787522617633

摘要： 本书围绕电力无线传感网技术创新应用，聚焦于低功耗无线传感网在发电、输电、变电、配电、用电等电力行业领域的应用，介绍了无线传感网及其产业发展现状，概述了无线传感网主流技术，总结提炼了电力无线传感网在电力领域的应用情况，分析研究了电力无线传感网的应用价值和挑战，探讨提出了电力无线传感网技术应用发展趋势及建议。

关键词： 安全加密SoC   MC8051   加密算法   低功耗   物理实现  

摘要： 随着信息技术的日益提升,信息安全问题显得越来越突出,如何保障信息安全成为人们必须面对的问题。数据加密是保障信息安全的重要手段之一,其实现方式包括软件和硬件。硬件加密因其速度快、占用资源少、抗攻击能力强等优点被广泛采用。本文针对信息安全问题,开展安全加密片上系统（System on Chip,SoC）的研究,目标是实现一种基于8位微控制单元（Micro Controller Unit,MCU）的低功耗安全加密SoC。对8位MCU性能、设计成本及复杂性要求进行综合分析后,选择MC8051处理器作为SoC内核,设计了一款内部集成多种加密算法的低功耗安全加密SoC。本次研究主要完成以下工作和创新:（1）外设方面:完成了基于SFR总线协议的40位加密、48位加密、DES-3DES加密、AES加解密和看门狗等模块的IP化设计,可由软件灵活配置,具有较高的可配置性。为减小SoC面积、降低SoC成本,对加密算法模块进行逻辑优化:将逻辑优化后的DES加密和3DES加密集成到DES-3DES加密模块中;将逻辑优化后的AES-128、AES-192和AES-256加解密算法集成到AES加解密模块中。（2）功耗方面:添加了Slow模式,从系统层面降低了SoC的动态功耗;采用时钟门控的方法对部分模块的时钟进行管理,从电路层面降低动态功耗。加入时钟门控后,Normal模式的总功耗降低了17.53%,Slow模式的总功耗降低了21.53%,Slow模式的总功耗仅占Normal模式的1.03%。（3）基于Keil-C51和NC-Verilog,从模块、子系统和软硬件系统等多个层面对设计进行功能和时序的仿真验证,并基于ALTER EP4CE30芯片的开发板完成设计的硬件原型验证,从硬件电路层面验证了系统功能的正确性。（4）基于标准数字电路的物理实现流程,采用SMIC 180nm CMOS工艺完成了逻辑综合、形式化验证、自动布局布线、静态时序分析等工作,将安全加密SoC的RTL转化为sign off标准的GDS版图文件。最终,安全加密SoC物理实现的版图面积为1411.08×1249.92μm。

摘要： 瑞萨电子推出一款全新通用多功能微控制器（MCU）——RL78/G15。该器件以较小的封装尺寸面向8位MCU应用。在8至20个引脚的封装尺寸中包含众多外设功能和4-8KB的代码闪存，最小的8引脚器件尺寸仅为3 mm×3 mm。这些特点旨在保持更小的系统尺寸，并降低工业、消费、传感器控制、照明和变频器等应用终端的系统成本。

关键词： 存内计算   静态随机读写存储器   低功耗   数模混合  

摘要： 随着人工智能算法在边缘端设备上的广泛部署,如何以较低功耗完成神经网络的推理运算成为嵌入式设备面临的一个重要问题,然而“内存墙”问题成为冯诺依曼体系架构难以解决的一大难题。存内计算架构被认为是一种有效的打破“内存墙”的体系架构,可以显著减少数据搬运的延时和功耗。基于SRAM的存内计算设计方法主要分为数字方法和模拟方法。与模拟方法相比,数字方法具有许多优点,例如更高的运算精度和更灵活的可编程性。然而,目前提出的大部分数字存内计算设计通常都使用较为复杂的SRAM单元,并在SRAM阵列中引入了规模庞大运算电路,这些因素使得其面积开销非常大。本论文提出了一种创新性的数字存内计算宏电路设计方案,并基于提出的宏电路设计了一种数字模拟方法混合的存内计算系统架构。首先,本论文对基于SRAM的存内计算研究背景进行了简要介绍,然后对现有研究工作进行了梳理和分析,介绍了 SRAM和存内计算设计的基础理论和设计要点。随后本文提出了一种新的8管SRAM单元结构,在实现SRAM单元读写以及存储功能的基础上,可以利用其内部电路实现1比特乘法操作,该结构可以减少SRAM的面积开销,并且避免了运算过程中产生读干扰和伪写问题。此外,本论文还提出了一种交错加法树结构,并结合SRAM引入了双轨电压策略,可以显著降低并行加法电路的面积和功耗。本论文还提出了一种结果重组电路,可以提高存内计算宏电路的适用范围和运算精度。我们在40-nm CMOS工艺下设计了容量为16Kb的存内计算宏电路。仿真结果表明,本论文提出的存内计算宏电路在输入和存储数据位宽均为4比特的情况下,吞吐率可达820 GOPS,能效比可达94 TOPS/W。与现有研究工作相比,能效比提高了 30%,面积减少了 70%。最后,我们基于本论文提出的数字存内计算宏电路,提出了一种数模混合存内计算系统架构,对其进行了行为级建模,功能仿真结果表明,该架构可以在4种预设工作模式下正常工作,以应对不同的应用需求。

关键词： CMOS温度传感器   低功耗   高精度   低漏电   级联的FIA  

摘要： 温度传感器与生产生活息息相关。在电力物联网建设中,为实现智能且安全的供电监控以及输配电控制,温度监测是至关重要的一环。为了更好地实现准确的温度控制以及进行过热保护,一款能在宽温度范围工作的温度传感器是关键。同时,该应用还需要温度传感器兼顾精度、成本、功耗。论文提出了一种基于BJT的CMOS温度传感器,它由高精度的感温前端以及低功耗二阶一位Δ-ΣADC组成,满足宽温度范围的工作需求。为了得到高精度的感温前端,本文分析了误差来源并采用了动态元件匹配(Dynamic Element Matching,DEM)、斩波、三极管电流增益补偿等技术来减小误差。本文采用增量式二阶一位Δ-Σ ADC作为读出电路,用级联的基于浮动反相器的动态放大器(Floating-Inverter-Based Dynamic Amplifier,FIA)代替传统的运算跨导放大器(Operational Transconductance Amplifier,OTA)作为积分器,该积分器只工作一半周期且不需要额外的偏置电路,大大减少了功耗。同时使用电荷平衡方案实现增益因子以减少采样开关,并将T-switch作为采样开关,减少开关漏电对电路精度的影响。本文提出的温度传感器基于TSMC 0.18μm CMOS工艺进行电路与版图设计并进行了流片,并对15片样片进行了测试。由测试结果可见,该温度传感器在-50～150℃下的不校准误差为±1.4℃(3σ),进行一点校准后误差为±0.8℃(3σ),芯片核心面积为0.13mm2,总功耗为45.7μW,每次测温时长为10.24ms。

关键词： 高速低功耗模数转换器   开关切换策略   高速比较器   自举开关  

摘要： 随着无线传感网络、便携式检测仪器、植入式生物医学设备领域技术的飞速发展,传感器节点、医疗设备终端的使用者对巡航时间与高传输效率的要求越来越高。而逐次逼近型A/D转换器(SAR ADC)因具有结构简单、面积更小、功耗更低的优点,使其在高速低功耗应用需求日益剧增的市场背景下,发展方兴未艾。本文针对高速低功耗ADC做了大量调研,对其系统和电路的设计方法进行了梳理和总结。在此基础上设计了一种12bits-120MS/s高速低功耗全差分SAR ADC。提升速度方面,控制逻辑选用异步逻辑结构进行加速;CDAC中插入冗余以降低高位电容对充电时间的要求、并采用一种版图定制化设计的电容,尽可能减小充放电时间;比较器使用一种全动态高速结构,在保证精度的前提下使其工作速度达到3GHz。降低功耗方面,整体使用1.1V低电压供电;设计了一种低压条件下工作的高线性度栅压自举开关;CDAC开关使用一种基于电容分裂技术进行改进的高能效的Vcm-based开关策略进行控制。为满足实际应用需要,为该电路设计了一种二阶补偿带隙基准。本文建立了12bits SAR ADC的行为级模型,使用该模型进行了功耗、线性度分析;为系统设计提供指导依据。本文所设计的结构使用SMIC 40nm工艺实现,电源电压为1.1V。在不同工艺角下进行性能仿真,结果显示120MHz采样率条件下:ENOB:11.42bits SFDR:81d B,Fo M值:7.45f J/***。最后,使用SMIC 40nm工艺为SAR ADC完成了整体版图设计并进行了后仿真。

关键词： 频率综合器   锁相环   环形振荡器   低功耗   超宽带  

摘要： 随着通信技术的快速进步以及物联网设备的广泛应用,超宽带设备也随之走进千家万户,通过发送极窄脉冲信号来传输信号,也越来越受到人们的关注,由此对时钟产生电路的集成度以及功耗提出了更高的要求。锁相环频率综合器作为超宽带片上系统的时钟来源,需要达到低噪声、低杂散,同时也要能够保证有大的频率调节范围。而如何在满足以上指标的情况下,实现低功耗一直是锁相环电路研究的热点。本文基于28nm CMOS工艺,研究设计了一款具有低功耗的锁相环频率综合器。该电路由鉴频鉴相器,电荷泵、环路低通滤波器、两级差分压控振荡器、多模分频器以及自动频率校准模块组成。通过建立系统模型,推导鉴频鉴相器、电荷泵以及压控振荡器等模型的噪声传输特性。同时通过Cadence仿真验证,锁相环电路在符合UWB技术要求的同时实现了低功耗。在各个模块的电路设计方面,本文设计了两级差分环形振荡器,在实现了大频率调节范围、四相信号输出以及小面积的同时也具有良好的线性度;设计了低功耗电荷泵,采用运放钳制、互补开关、超前信号控制开关等技术减小了电荷泵的非理想效应,在降低功耗的同时保证了高线性度以及较小的噪声和电压纹波,从而保证了锁相环的低噪声和低杂散;基于多模分频器原理重新设计了分频器电路,在满足分频功能的同时进一步降低了功耗;基于Matlab建立了环路模型,同时根据相位噪声传输曲线调整环路参数,完成了环路低通滤波器的设计。系统仿真结果表明,在输入参考时钟频率38.4MHz的情况下,本设计产生了可调频率范围为6.5GHz～10GHz的四相正交时钟。输出频率为8GHz时,本设计整体相位噪声为-98.67dBc/Hz@1MHz,平均功耗为2.79mW,在满足UWB性能指标的同时实现了低功耗。

关键词： FPGA   SRIO   国产化   记录与回放   低功耗  

摘要： 由于目前对国产化、数据处理能力和低功耗等要求的不断提升，本模块FPGA采用深圳国微SMQ7VX690TFFG1761芯片，符合国产化要求；通过FPGA的软件逻辑设计，可将自定义协议转换成SRIO协议，实现数据的记录与回放功能，提高了数据的处理能力；同时通过模块结构上的优化设计，增加散热盖板，降低了模块的使用功耗，达到了低功耗的目标。

关键词： Zoom型ADC   SAR ADC   Sigma Delta调制器   DWA算法   相关双采样  

摘要： 模数转换器一直是集成电路领域国内外学者研究的热点,连接了模拟世界与数字世界,其重要性不言而喻。论文设计了一种SAR ADC与Sigma Delta调制器相结合的Zoom型ADC,兼有了两种ADC的优秀性能,达到高精度、高能量效率的效果。论文首先说明了Zoom型ADC的结构特点并深入了解了其工作原理,其中包括SAR ADC和Sigma Delta调制器的结构特点及工作原理。在MATLAB下对整体系统进行SIMULINK建模仿真,包括理想建模仿真和非理想建模仿真,在系统层面验证了本文方案的可行性。在Cadence环境下进行晶体管级电路设计,其中Combine逻辑电路、DWA模块、滤波器这三个数字电路使用Verilog代码进行设计,对整体电路结构进行了数模混合仿真验证,达到预期的效果。论文中Zoom型ADC采用6位SAR ADC作为粗略转换部分,输出结果为最终输出的高位部分,同时动态调整Sigma Delta调制器的反馈参考电压。二阶全差分离散时间型Sigma Delta调制器作为精确转换部分,输出结果为最终输出的低位部分,所以Sigma Delta调制器的精度实际上决定了Zoom型ADC的精度。引入缩放因数可以增大Sigma Delta调制器的反馈参考电压范围以保证输入信号在该参考电压范围内。DWA算法对多位DAC结构引入的非线性误差通过数字校正技术进行校正优化。在Sigma Delta调制器第一级积分器部分采用相关双采样技术,对其中的运算放大器的失调电压及闪烁噪声进行有效抑制。滤波器采用三级CIC滤波器,有效滤除了高频的噪声分量。论文最终完成了高精度低功耗的Zoom型ADC的设计并取得了优秀的性能,在3V的电源电压下,输入频率为189.208984Hz的正弦波信号,采样16384个点进行频谱分析,达到了17.79位的有效位数,平均动态电流仅有238.3μA,满足预期设计指标。最终完成了模拟版图的绘制,对于采用Verilog代码进行设计的数字部分进行了逻辑综合与自动布局布线,整体版图采用0.18μm CMOS工艺完成,整个芯片的尺寸约984.75μm*582.035μm。