关键词： 忆阻器   二维材料   低功耗   逻辑运算   氧掺杂   阻变特性  

摘要： 在大数据形成的时代,每年都会产生大量的数据量。庞大的数据量要求下一代非易失性存储器（NVM）技术具有较大的存储空间和速度。其中,忆阻器通过在不同电阻状态之间的切换来存储和输出信息,其可伸缩纳米级尺寸使其实现高密度和大规模集成成为可能。忆阻器具有亚纳秒的切换速度,低编程能耗和长写/擦除耐力,并且有望解决传统计算机体系结构中的关键问题。此外还可以用来模拟（生物学）大脑中的突触连接,这在神经形态计算中引起了越来越多的关注。二维材料由于自身材料的特点,将其作为功能材料或结构材料,更有希望减小器件尺寸、降低器件运行功耗以及提高器件的工作效率,目前已经有很多二维材料应用于忆阻器的研究当中。本文利用机械剥离的方式制备出多层的MoTe材料,主要研究内容如下:1.利用多层的MoTe材料制备了Ag/MoTe/Au垂直结构器件,探究了Ag/MoTe/Au垂直结构器件典型的电学特性,器件表现出良好的循环耐受性并且可重复制备,具有较快的开启（40 ns）和关闭速度（140 ns）,在不同限制电流（100μA、300μA和500μA）下都表现出优异的保持特性,具有多级存储的性能。此外,器件具有较低的运行功耗（4.48 p J）。通过导电原子力显微镜（C-AFM）和温度依赖性的电阻测量证实Ag导电细丝的形成和断裂是器件阻变行为的原因。最后我们制备了基于Ag/MoTe/Au垂直结构器件的逻辑阵列,实现了多种逻辑运算的功能（AND、OR、XOR、NAND和IMP）,验证了存算一体的可行性。2.利用机械剥离得到的多层MoTe材料制备了Au/MoTe/Au平面结构器件,由于MoTe材料本身具有容易氧化的特点,所以我们通过在空气中加热和氧等离子体处理两种方式对MoTe材料进行掺杂,在MoTe材料中引入氧缺陷,器件表现出增强和抑制两种不同的易失性电学特性,并对这两种不同的电学特性的机制做出了分析和解释。利用该电学特性探究了Au/MoTe/Au平面结构器件的响应电流与电脉冲宽度、电脉冲幅值、电脉冲数目以及电脉冲频率的依赖关系。此外,MoTe材料的带隙在1.0 e V左右,在可见光乃至近红外光波段均有吸收,所以我们进而探究了Au/MoTe/Au平面结构器件在可见光到紫外光（VIS-UV）以及近红外光（IR）波段的光学特性。通过对光信号的调控探究了光响应电流与光脉冲时间、光脉冲强度、光脉冲个数和光脉冲频率的关系,以及实现了神经突触学习行为的模拟。

关键词： 压控振荡器   变压器   双核   低功耗   低相位噪声  

摘要： 随着物联网(Internet of Thing,Io T)、低能耗蓝牙(Bluetooth Low Energy,BLE)、5G通信、可穿戴设备、生物医疗电子等技术的快速发展,通信系统对功耗、相位噪声等性能指标要求越来越高。压控振荡器(Voltage-Controlled Oscillator,VCO)是通信系统中关键模块之一,VCO的相位噪声和功耗直接影响着通信系统的噪声性能与功耗表现。因此,在满足相位噪声要求的条件下,降低VCO的功耗是实现低功耗通信系统的关键之一。同时,随着电子产品市场对产品大小,便携度的要求以及庞大数量的需求,CMOS工艺技术因其高集成度和低成本被广泛用于集成电路(Integrated Circuit,IC)设计中。因此,当前研究的热点之一是在新工艺下设计性能更优的低功耗压控振荡器(Low Power Voltage-Controlled Oscillator,LPVCO)。本文首先对近七年来国内外低功耗压控振荡器的发展动态进行了详细的介绍。介绍了VCO的基本原理、振荡器的主要分类、VCO常用性能指标、相位噪声分析模型与优化方法。介绍了VCO设计中常用的无源器件包括电容电感的等效模型、参数的仿真与计算。针对物联网场景的低功耗高性能需求,本文设计了一款基于变压器的堆叠跨导压控振荡器。振荡器工作在标准电压0.8 V下,通过使用两对PMOS交叉耦合对为谐振网络提供负阻,相比传统交叉耦合对VCO,改善了功耗以及闪烁噪声贡献的相位噪声。本设计基于28 nm CMOS工艺下,调谐范围为4.2-5.6 GHz(29%),在1 MHz频率偏移处相位噪声为-120/-113 dBc/Hz,功耗为680/678μW,品质因数(Figure of Merit,Fo M)为195/190 dBc/Hz。针对5G通信场景的低功耗高性能需求,本文设计了一款中心频率为10.4 GHz的低功耗、低相位噪声的双核压控振荡器。通过设计完全对称的高品质因数的电感,同时采用低电压低功耗的Class-C结构,改善了传统高频振荡器的性能。本设计基于180 nm CMOS工艺下,工作在1.2 V的电源电压下,调谐范围为9.6-11.2 GHz(15%),在1MHz频率偏移处相位噪声为-123/-117 dBc/Hz,功耗为10/12 m W,Fo M为193/187 dBc/Hz。与前沿10 GHz频段的设计相比,具有较低功耗表现。

关键词： 光学容积脉搏波   心率检测   卷积神经网络   低功耗  

摘要： 心率变化与心脏疾病密切相关,是人们在生活和运动中判断身体健康的重要指标,可穿戴智能手表/手环可以方便地在运动中实时的获取心率值。目前可穿戴智能手表主要利用光学容积脉搏波(Photoplethysmography,PPG)采集生理信号并以此计算心率值。然而,人们手臂运动引起的运动伪影(Motion Artifacts,MAs)会影响基于PPG的心率检测的性能。运动伪影通常是由于传感器模块相对于皮肤的运动产生的,运动伪影会导致预测的心率值出现较大的误差,所以在运动过程中获得准确的心率具有重要意义。为了解决以上问题,引入了复杂的除噪算法,但随着检测准确率和鲁棒性的提高,算法复杂度和训练参数也随之增加,显著增大了计算和存储资源的负担,因此,它们难以在低能耗和追求实时性的硬件平台上的部署。考虑到PPG的可穿戴设备应满足用户持续监测的需求,需要对嵌入式进行低功耗的探索,在性能与功耗之间取得良好平衡。基于以上问题,本工作基于PPG进行了高准确率和低功耗的心率检测模块设计,本文的主要工作如下:首先,在算法方面,本文设计了基于单通道PPG的时间卷积神经网络心率检测模型,比传统的信号处理方法准确率更高;并在保证准确率的同时,将网络规模进行了极大化的压缩,以减少参数量和计算量。其次,在硬件方面,本文对基于卷积神经网络的心率检测模型进行了硬件设计,并引入了时钟门控和计算跳零的低功耗优化设计等。通过算法设计与硬件仿真协同研究,降低模块中的冗余计算和数据搬运,从而降低模块功耗。接着,对以上提出的算法和硬件进行了实验和分析,并构建基于FPGA平台的心率监测演示验证系统,对提出的设计进行验证和评估。最后,通过实验和分析发现,基于本文提出的基于PPG的神经网络心率检测算法在Da Li A数据集上达到了5.18 BPM的平均绝对误差。另外,基于Xilinx的Artix7 FPGA平台对本设计进行了资源和功耗分析,本文所设计的硬件模块动态功耗为810μW。仿真结果表明,与现有心率检测算法相比,本文提出的算法在公用数据集的测试中显示出更高的心率检测的准确性,同时满足了可穿戴设备低功耗的要求,实现了高准确率和低功耗的心率检测,满足在可穿戴智能手表与手环中实时心率监测的应用。

关键词： 外辐射源雷达   信号处理   GPU+CPU+PCIE   并行计算   多线程  

摘要： 随着电子对抗技术的发展,传统雷达在抗干扰、抗隐身、抗反辐射摧毁和抗低空突防能力等方面存在较大的挑战,外辐射源雷达由于低频段工作和无源探测等特点,在“四抗”方面具有独特的优势,是近年来国内外研究的热点领域。但外辐射源雷达目标回波信号极其微弱且通常掩盖在强直达波和多径干扰背景之下,需要进行大规模的数据处理,运算量大,给外辐射信号和数据处理的实时实现带来了严峻的挑战。针对此,本文通过结合GPU的高并发能力、中央处理器的复杂逻辑处理能力和高速串行计算机扩展总线标准接口的数据高速传输能力,研究了一种采用GPU+CPU+PCIE高性能架构开发外辐射源雷达目标实时检测和跟踪技术,具体研究内容如下:(1)首先在分析外辐射源雷达探测原理和信号处理流程的基础上,设计了一种基于高性能架构的外辐射源雷达信号实时处理系统和软件架构。针对多通道外辐射源雷达系统数据吞吐量大问题,利用高带宽PCIE3.0×8作为传输接口,同时采用循环存储队列的快速存储方法,有效地减少了数据传输的耗时。在软件架构设计方面,通过将系统解耦细分为小模块化,实现从接收信号预处理到目标检测跟踪的模块化处理,便于系统升级维护。(2)在杂波干扰抑制并行处理方面,针对矩阵求逆过程中耗时比较大的问题,本文设计了一种基于LDLT分解的扩展杂波相消批处理段间并行算法。首先,基于GPU多线程并行处理技术并结合ECA-B算法各段相同子模块特性,通过分段并行处理提高ECA-B算法的时效性;然后,针对传统ECA-B算法求逆过程中数据传输耗时问题,利用自相关矩阵共轭对称特性提出一种基于LDLT的并行迭代求逆方法,通过两个CUDA核函数实现求逆处理,节省了矩阵求逆过程中数据传输的时间,进一步提升段间并行算法的实现效率。实验结果表明,与传统算法相比,本文提出的算法具有更高的时效性和有效性。(3)在目标检测与跟踪并行处理方面,针对距离-多普勒处理中,时延滑动矩阵构造的过程存在运算冗余问题和数据处理过程中需要单独补零操作问题,提出了一种并行处理的时延滑动矩阵构造和补零操作方法,可显著降低算法的耗时;提出了一种基于规约求和的恒虚警检测方法,通过对所有待检测单元并行检测,有效缩短了检测系数的求解时间,提高了恒虚警检测的效率。针对航迹跟踪的复杂实现过程以及耗时较大问题,本文基于CPU和GPU相互配合的思想,采用CPU管理航迹数据库的同时GPU加速目标点迹的航迹判断,成功实现了目标的实时跟踪。

关键词： 无线传感器网络   路由协议   多跳传输   跨层优化   功率控制  

摘要： 无线传感器网络(Wireless Sensor Network,WSN)是监控、感知和收集区域内环境信息的自组织网络,在各领域都有广泛的应用。本文以路由协议为研究重点,以降低能耗延长网络生存周期为目的,提出了基于低功耗的改进协议,主要进行了以下研究工作:(1)研究了WSN的发展进程、体系结构、关键技术以及应用场景;详细阐述了WSN中路由协议的工作原理并总结其设计原则和分类;分析了传统分层协议的局限性,了解网络跨层优化的概念,并探讨跨层机制的必要性;调研了功率控制方法和将信道质量参数加入路由决策的理论知识,并总结功率控制方法的分类。(2)针对自适应簇低能耗协议(Low Energy Adaptive Clustering Hierarchy,LEACH)的簇首选举不合理的问题,本文提出了基于能量均衡高效的LEACH-X算法。首先不再采用固定簇首比例,而是动态计算最优簇首数;然后修正原始的阈值函数,充分考虑节点的剩余能量、通信距离、邻居节点密度、当选过簇首的次数等因素,并对它们进行归一化处理;接着对节点的部署区域进行分区处理,并针对不同的区域采用不同的加权参数;最后定义权值函数,进行二次竞争选举。经仿真验证,改进的算法在网络生存周期、数据传输、能耗均衡方面都取得了较好的效果,相比于原始的LEACH算法和其改进算法,生存周期分别延长了75.1%和45.9%。(3)针对分簇协议在数据传输阶段能耗较大的问题,本文提出了基于簇首多跳并结合功率控制的跨层优化算法LEACH-POCP。首先对分簇型层次路由协议的数据传输阶段进行理论分析,并制定出合理的等距分层多跳路由策略;然后考虑距离因素,对下一跳候选节点进行初步筛选;接着引入跨层机制,让信道质量参与路由决策,建立起信道质量、能量、距离、传输角度四个子空间参数的竞争模型;最后联合功率控制机制,完成算法优化。在理想的设定场景下,经仿真验证,改进协议LEACH-POCP在计算负荷和网络总时延增加的情况下,进一步减缓了系统的整体能耗,提高了数据传输量并延长了生存周期,相比于前3种算法,生存周期分别延长了83.9%、47.7%和4.7%。

关键词： CMOS图像传感器   两步式SAR/SS ADC   数字相关双采样   低功耗  

摘要： 智慧医疗、户外医疗和远程医疗的发展对细胞检测系统提出了便携式、小型化的需求,基于CMOS图像传感器和微流控技术实现的细胞显微成像检测系统使得这种需求成为可能。CMOS图像传感器,特别是其读出电路是检测系统的主要功耗来源,另外芯片的散热也会影响细胞检测结果,所以研究用于其中CMOS图像传感器的高速、高精度、低功耗读出电路对该显微成像系统具有重要意义。针对便携式细胞成像检测系统的需求,本文研究了用于CMOS图像传感器的低功耗SAR/SSADC和基于该ADC的数字相关双采样电路,在实现高速、高精度转换的同时降低了系统功耗。首先,本文设计了一种12位列级两步式SAR/SSADC,该ADC分为高5位SAR量化过程和低7位SS量化过程,以获得高速和高精度。该ADC主要由栅压自举开关、比较器、电容DAC、SAR逻辑、斜坡发生器、计数器和寄存器构成,比较器由锁存器与输出缓冲器电路构成,电容DAC采用VREF/2与VREF两种电压作为参考以高位电容阵列面积减半,SAR逻辑的部分DFF由Latch代替以减少晶体管数目,从而在降低功耗的同时减少面积以满足列电路的应用需要。同时,本文的采样开关采用栅压自举结构以提高ADC采样线性度,采用可自校准的积分型斜坡发生器为ADC低位量化提供高精度斜坡电压。然后,本文研究了基于提出低功耗SAR/SSADC的低功耗数字相关双采样电路,像素积分信号采用两步式SAR/SSADC量化,而像素复位信号复用SAR/SSADC的低位进行量化,省略了像素复位信号的高位量化步骤,降低电路功耗。本文所提出的低功耗的量化方式采用DOWN计数器便可以实现双采样计数,避免了传统基于SSADC的数字相关双采样电路需增加选择器才能实现UP/DOWN功能,进一步能够减小电路面积,降低电路功耗。另外提出的高位数字相关双采样电路采用减法器实现,低位计数器增加一位高位冗余位,在低位相关双采样计电路输出的基础上进行计算。本文所提出的基于低功耗SAR/SS ADC的数字相关双采样电路采用UMC110nm工艺实现,模拟和数字电路电源电压分别为3.3V和1.2V,利用Cadence平台对ADC及数字相关双采样电路进行原理图设计、版图设计和仿真验证。后仿真结果表明,该电路的DNL和INL分别为+0.4/-0.5LSB和+0.5/-0.6LSB,以142kS/s的采样频率对14kHz的输入信号进行采样时,ENOB 为 10.82bit,SFDR 为 87.5dB,THD为-80.2dB,SNR 为 67.2dB,SNDR为67dB,单列电路功耗为70.25μW,单列电路面积为10μm×1367.4μm。

关键词： 读码器   功耗分析   功能模块   优化设计  

摘要： 读码器设备内部器件密集、执行任务繁多且工作环境较复杂，其平均功耗很大，功耗大容易引发设备故障，从而影响读码器设备的可靠性和稳定性。本文以校企合作项目的异构多核读码器作为研究对象，对异构多核读码器进行功耗分析，确定需要重点优化的功能模块，并对这些模块进行低功耗优化设计，依此设计并实现了一款低功耗异构多核读码器。主要研究工作和成果如下：　　（1）低功耗异构多核读码器功耗分析与总体设计。依据低功耗设计理论，对异构多核读码器进行功耗分析，确定出本文需要进行重点功耗优化的功能模块，以此得出本文低功耗异构多核读码器的总体设计方案，本文选择从读码器处理器的低功耗调度和读码器硬件系统设计对读码器整机功耗进行优化，并给出了相应技术框架。　　（2）异构多核读码器的低功耗调度算法研究。针对帧内调度算法不考虑每一前后任务帧之间的空闲时间，功耗优化效果较差的问题，本文对帧间调度算法的单任务调度和多任务调度进行重点研究。单任务调度用动态功耗管理技术确认任务的开始执行时间，再利用动态电压与频率调节技术确定工作频率，可以实现整个任务周期的功耗优化;多任务调度思路与单任务调度的思路大致相同，区别在于这一帧调度结束时，需要重新确定该任务的开始执行时间，故可以通过最大程度优化设备的空闲时间能耗，实现读码器全局功耗优化。通过算法仿真实验，验证本文异构多核读码器低功耗调度算法的可行性。　　（3）低功耗异构多核读码器硬件系统设计及系统测试。为降低读码器硬件系统的动态功耗，对读码器硬件系统中主要功能模块，进行器件重新选型、硬件电路优化;为降低读码器硬件系统的静态功耗，对电源网络进行合理的分配设计;针对读码器内部热量的累积，读码器静态功耗进一步提升的问题，对其PCB的结构与布局进行散热优化设计，进一步降低了读码器的整机功耗。经过整机测试，读码器在-10℃~50℃范围之间能够正常运行，整机运行期间平均功耗为3.78W，系统基本稳定，各个模块功能正常，各种码制识别率较高，验证本文低功耗读码器设计的可行性。

关键词： 片上系统   多电源域   门控电源   门控时钟   统一电源格式  

摘要： 近几年,随着半导体工艺和制备水平的不断提升,集成电路的特征尺寸正在向1nm节点迈进,逐渐逼近芯片的物理极限。由于晶体管的特征尺寸不断缩小,基于先进制程的片上系统(SoC,System-on-Chip),其集成度、复杂度以及时钟频率持续提升,随之而来的是片上系统功耗及功耗密度的急剧增加。高功耗问题将会降低芯片鲁棒性、减少芯片的使用寿命,制约芯片性能提升,最终削弱产品的市场竞争力。因此,采用低功耗技术降低芯片的系统功耗已成为当前SoC设计中至关重要的一部分。 本文深入的研究了集成电路的动态、静态功耗产生机理,详细介绍了各种低功耗设计方法,重点研究了统一电源格式(UPF,Unified Power Format)——系统化、流程化的低功耗设计技术。基于一款目前在研基本型SoC的低功耗设计需求,结合UPF设计技术,采用门控时钟、门控电源、多电源域设计方法,对在研SoC开展了系统的低功耗研究、设计与实现,具体的流程及成果如下: (1)制定功耗模式及功耗控制方案。结合在研SoC具有双核和大量外设的特点,分析SoC低功耗需求以及应用场景,具体设计了正常运行、浅睡眠、深睡眠功耗模式模式,并根据产品特点创新性提出一种用户配置功耗模式,大大提升了低功耗模式的可扩展性。同时设计了一种软硬件结合的低功耗控制方法,软件层面实现对功耗模式及唤醒模式的控制,硬件层面则完成底层电路的上电、下电流程控制,能够极大提升系统低功耗控制的效率; (2)开展具体的SoC低功耗设计与低功耗功能仿真验证。基于门控时钟、门控电源、多电源域技术,分析SoC各模块的低功耗需求,制定系统化低功耗意图方案,通过设计UPF文件完成系统电源网络规划、电源域设计、低功耗标准单元的布局映射以及系统电源状态表设计。采用协同设计的思想,制定合理的低功耗时钟复位系统方案,并设计一种可移植、高可靠、高效率的电源管理模块(PMU,Power Management Unit)集成至系统总线上,实现对可关断模块时钟、复位以及上电与下电流程的控制。针对浅睡眠、深睡眠、用户配置模式以及各种模式间的切换功能验证,制定高效的验证策略,完成测试文件的编写,依靠VCS工具的MVSIM Native Mode低功耗仿真模式实现对系统低功耗功能测试点的仿真,验证SoC低功耗设计功能的正确性; (3)基于HHG 110nm标准单元库进行低功耗SoC综合、实现与分析。本项目分别依托Design Compiler、IC Compiler工具完成低功耗SoC的逻辑综合与物理综合,文中着重的论述了低功耗逻辑综合、形式验证以及功耗分析关键流程的设计。通过对比分析原始设计与低功耗设计实现后得出的面积、时序以及各种模式下的功耗分析报告,确定了低功耗设计较原始设计牺牲了5.58%的面积与11.81%的时序裕量,而本文提出的低功耗设计方案在正常运行、浅睡眠、深睡眠模式下的动态功耗较原始设计而言,分别具有55.98%、61.18%、91.33%的功耗优化效率,同时深睡眠模式下的静态功耗优化效率为37.06%,设计结果符合预期。此外,本文还基于SMIC 55nm和40nm标准单元库对原始设计开展逻辑综合,对比分析不同工艺节点、不同阈值电压下静态功耗变化规律,验证了本设计方案在基于纳米级平面工艺制造的芯片电路中具有极高的功耗优化效果。

关键词： 收发芯片   氮化镓   双栅长   开关融合设计   低功耗   MMIC  

摘要： 随着微波毫米波射频前端系统向着高可靠、小型化、低功耗、高性能等方向的发展,集成了功率放大器(Power Amplifier,PA)、低噪声放大器(Low Noise Amplifier,LNA)和单刀双掷开关(Single-Pole Double-Throw Switch,SPDTSW)的收发(Transmitter/Receiver,T/R)芯片成为研究热点。为突破收发芯片在接收噪声、功耗和发射功率、效率等方面的性能瓶颈,本文从工艺制程和电路拓扑两方面研究微波毫米波收发芯片设计中的关键技术,对收发芯片的性能优化进行了有益的探索。本文的主要工作和创新点如下:从工艺制程角度优化收发芯片的设计,基于双栅长GaN集成工艺研制了一款Ku波段收发芯片。芯片集成了接收通道的低噪声放大器和发射通道的功率放大器,使用单刀双掷开关实现通道间切换。该芯片采用两种不同栅长集成的GaN HEMT工艺,低噪声放大器使用0.10μm低压低噪声工艺,功率放大器和开关使用0.15μm高功率工艺。低噪声放大器采用电流复用结构以降低功耗,功率放大器采用三级电抗式匹配网络以提高芯片输出功率。测试结果表明,在14～18GHz频带内,发射通道线性增益达到30dB以上,饱和输出功率达到40.5dBm,功率附加效率典型值为23%;接收通道线性增益为24dB(±0.2dB),噪声系数典型值为2.3dB,在两种功耗模式下功耗分别为70mW和140mW。从电路拓扑角度优化收发芯片的设计,本文提出了一种开关与放大器匹配网络融合设计的拓扑,应用此拓扑基于0.15μm GaAs pHEMT工艺研制了一款Ka波段收发芯片。利用并联开关管关态的等效电容参与天线侧的匹配网络,将低噪声放大器的隔直电容前移至开关的公共端口,使低噪放输入级的并联微带线与开关管的等效电容形成并联谐振,以减小接收通道噪声系数;将发射第一级开关管置于功率合成的支路,使开关管的等效电容参与功放末级匹配。相较于子电路直接级联的传统拓扑,融合设计电路的接收噪声系数改善0.4～0.9dB,发射功率附加效率在35～38GHz有3～6个百分点的提升。