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关键词： 数字信号合成与采集   模块化仪器   数字测试   多通道   精密延时  

摘要： 数字技术的迅速进步推动了电子信息行业的蓬勃发展,随之而来的是在复杂数字电路系统的研发与验证过程中,需要使用功能多样的数字测试设备进行各种阶段性测试,以确保系统的有效性与准确性。传统的数字测试仪器存在着体积较大、测试通道少、功能单调匮乏等诸多不足之处,无法胜任现代化数字测试领域的复杂测试任务。针对上述问题,同时结合课题具体需求,本文提出设计一种基于FPGA的多通道数字测试模块。该测试模块基于模块化仪器的思想,在体积有限的板卡上集成了多种数字信号发生和采集功能,能够为数字电路系统提供完备的功能和参数测试。本文的主要研究内容包括: 1、数字测试信号合成方法的研究。本研究对比分析了不同数字测试信号合成技术,深入探讨了这些技术的优势与局限。通过引入一种高度灵活的数据块编辑机制,将码型数据内容划分为序列参数信息和序列数据信息分别存储,合成了可编辑长度远大于存储深度的自定义码型序列。通过对时间信息的有效数字化编码,并利用FPGA内置GT高速收发器将低速并行数据转换成高速串行数据,实现了高分辨率数字-时间脉冲序列的合成。 2、多通道数字测试模块硬件电路设计。通过分析功能指标,制订模块整体硬件设计方案,并在此基础上进一步细分为不同的功能电路。针对整体时钟需求,采用分段分频处理的方法设计时钟电路。基于延时范围和分辨率指标要求,采用粗调+细调相结合的延时电路设计方案,实现了对输出信号的精密可控延时。采用基于引脚驱动器的非线性调理的设计方案,实现了对数字信号输出电压的有效调节。 3、数字测试信号合成与采集时序逻辑设计。针对所采用的不同数字测试信号合成方法,合理利用FPGA内部资源,完成了自定义编辑码型序列、协议码型序列、伪随机码型序列、数字-时间脉冲序列的时序逻辑设计。同时通过采用多相时钟并行采样技术,实现了对数字信号的有效采集。 通过对上述关键内容的深入研究,本文成功完成了多通道数字测试模块设计与实现。最后通过测试和验证,所设计的数字测试模块拥有16个双向测试通道,能够模拟多种数字测试信号合成与采集。数据率可在1kbps～100Mbps内动态调节,分辨率为1kbps,输出电压可在-1.5V～+5V内动态调节,分辨率为10m V,且不同通道间具备0～10μs的精密延时输出,延时分辨率可达20ps。

关键词： 频带分解技术   宽带信号合成   任意波形合成模块   频谱混叠误差   DAC输出同步  

摘要： 由于制造工艺的限制,DAC成为了提升任意波形合成模块输出带宽的制约因素。频带分解技术是突破DAC性能限制的一种有效手段,该技术可通过多个DAC并行的方式,实现输出带宽的倍增。 本论文在研究频带分解技术的基础上,设计一个具备4GHz输出带宽指标的任意波形合成模块硬件电路。主要研究内容如下: (1)设计需求分析。针对子带分解数增加引发的硬件结构复杂化和输出信号质量恶化问题,分析了4GHz输出带宽的实现方案,并依据现有DAC能达到的输出带宽,确定采用两子路并行的系统架构。基于该架构,明确了子带信号频带范围、存储深度和无杂散动态范围等关键设计指标。针对FI-DAC中存在的频谱混叠误差问题,首先分析了该误差产生的根本原因。随后,基于国内外学者在误差改善技术方面的研究成果,确定通过设置频率保护带来减小由非理想滤波器导致的频谱混叠误差。最后,通过分析DAC采样率、基带信号频带范围等参数与频率保护带之间的关系,得到了两个子模块的设计指标。 (2)基带信号合成模块设计。为满足合成两路基带信号的需求,研究了基带信号合成技术,并决定采用“FPGA+DDR3 SDRAM+DAC”的硬件结构,以此来实现单通道5GSPS采样率、2GHz输出带宽和4G点存储深度的指标。在FPGA中,设计实现了存储器管理模块和非均匀-均匀数据流转换模块等逻辑功能模块,有效解决了DDR3 SDRAM读写时序复杂和数据突发传输等问题,从而保障了基带波形数据的稳定生成。针对子路通道不同步会导致随机相位误差的问题,设计了波形数据产生同步结合DAC转换同步的DAC输出同步方案。通过生成同步的读使能信号实现了逻辑中的波形数据产生同步,并利用确定性延迟功能和时钟模块实现了DAC转换同步。针对AD9166工作特性引起的随机相位偏差,设计了LMFC时钟鉴相模块对其进行补偿。经测试,两子路DAC的输出同步偏差在±5ps内。 (3)子带信号合成模块设计。针对将基带信号还原至其原始频率位置的需求,通过分析数字上变频和模拟上变频的原理和优缺点,确定在本设计中采用模拟混频器将基带信号2上变频至2～4GHz频带范围。并根据设计指标,完成了电路设计与实现。 测试结果表明,本论文设计的任意波形合成模块具备标准波形输出能力,输出带宽能达到4GHz,输出信号在0～2GHz频带范围内的无杂散动态范围大于50d Bc,在0～4GHz频带范围内的无杂散动态范围大于30d Bc。本设计通过两片低带宽DAC实现了4GHz带宽的信号输出,对国内研制高带宽的任意波形发生器具有促进作用。

关键词： 杂凑算法   循环展开   流水线   可重构  

摘要： 随着当今时代物联网技术的蓬勃发展,越来越多的智能硬件设备映入我们的眼帘,尤其在射频识别标签、智能网卡等领域。研究开发者们也在探索让更多物联的科技产品走入我们的生活,科技产品是离不了信息的,有信息便涉及到安全隐患。杂凑算法是常用的信息加密技术之一,由于相关产品在计算能力、内存大小等方面常具有一定限制,从而给硬件部署带来一定的挑战,利用可重构技术设计杂凑算法加速器是近几年的研究热点,这不仅可在保证信息加密安全性的前提下满足杂凑算法性能需求,相应地也具有较高的灵活性。因此设计基于杂凑算法的可重构加速器具有十分重要的意义。具体工作内容如下: 首先,本文研究分析了SHA-1,SHA-2和SM3杂凑算法的实现过程,并基于以上杂凑算法进行硬件实现。对于SHA-2系列算法进行循环展开二合一的优化手段,通过预计算缩短关键路径,并使用进位4-2加法压缩器与保存加法器(CSA)组合的方式对加法进位的延迟进行缩短,有效提升算法执行的效率。 其次对于国密SM3算法的硬件实现,为提升单轮迭代压缩执行的性能,在逻辑运算中进行优化,通过改变运算过程中相加的顺序,降低了逻辑深度,将关键路径的计算性能改善,并利用预计算手段,再次将关键路径缩短,最终在CSA加法器优化的基础上,实现单轮优化的硬件设计。 随后在优化SHA-2以及SM3杂凑算法的基础上,从可重构计算角度出发,对文中介绍的四种杂凑算法进行算法结构分析,基于结构上的相似性尽可能多地设计可复用硬件模块单元,以使杂凑加速器实现面积尽可能地小。并做流水线优化策略,以SM3为例,进行两轮流水线优化实现,这使吞吐率进一步提升。 最后将各独立算法的优化方案的实现与SM3/SHA系列杂凑算法加速器分别部署在ZYNQ XA7Z020开发板上,经过功能仿真验证与综合,得到最终的频率与硬件消耗情况,并计算出每个独立算法与重构后的硬件加速器的吞吐率与效率,并进行比较。实验数据表明,本文的杂凑加速器实现资源消耗为5127 Slices,资源消耗降低了约39.6%,且能够在123.6 MHz时钟频率下,实现的SHA-1、SHA256、SHA512和SM3杂凑吞吐率分别为3179.6 Mbps、4048.0 Mbps、3276.8 Mbps和2073.6 Mbps,其吞吐率与实现效率相比较其他已有设计都有较高的提升。本文研究的杂凑算法可重构架构在保证较高的灵活性和处理性能的同时,能满足在资源受限的计算场景下实现安全高效的多种杂凑算法需求。

关键词： HEVC   帧间预测   编码单元划分   硬件设计  

摘要： 高效视频编码(High Efficiency Video Coding,HEVC)作为新一代技术成熟、应用广泛的视频编码标准,在大幅提升视频压缩效率的同时,其计算复杂度也急剧增加,导致相关编码器的硬件设计与实现难度增加。帧间预测作为视频编码中压缩效率最高的一环,其算法的压缩效果与硬件设计直接影响着视频编码的编码效率与编码性能。同时,在现场可编程门阵列(Field Programmable Gate Array,FPGA)这类半定制硬件平台上研究,有利于对视频编码专用芯片的进一步研究与实现。本文旨在研究HEVC编码标准中帧间预测的算法优化与硬件实现,基于视频图像的运动特征和纹理信息对帧间预测算法进行优化,并实现了其硬件架构的设计与验证,主要研究内容如下: 首先,对帧间预测算法进行优化。本文基于图像块的运动信息,对帧间预测中编码单元(Coding Unit,CU)搜索深度范围进行预先界定,在CU划分时提前终止;基于图像块的纹理信息,减少预测单元(Prediction Unit,PU)划分中所需要计算的模式数量。通过这3种优化方向,对HEVC标准的帧间预测算法进行优化,减少CU划分与PU划分时的搜索深度遍历的复杂度,减少率失真代价计算次数,从而优化算法的编码时间,提升编码效率,并利于在硬件中实现。 接着,验证优化算法的编码效率与编码性能。与标准编码软件(HEVC test Model,HM)16.0中的标准算法相比,本文算法在低延时配置下编码时间减少了51.9%,而码率只增加了1.2%,峰值信噪比减少了0.055d B;在随机存取配置下编码时间减少了57.8%,码率增加了0.9%,峰值信噪比减少了0.069d B。因此,本文算法在大幅减少编码时间的同时,基本保持了视频编码质量,有效地降低了帧间预测的计算复杂度。 最后,实现了帧间预测模块的硬件架构设计与功能验证。对运动估计模块、最优块划分模块和变换量化模块这3个核心模块进行了硬件设计实现与验证,并对帧间预测模块进行了整体的设计验证。

关键词： 散射参数   漏缆   定向耦合器   频域反射法   故障定位  

摘要： 铁路泄漏电缆(漏缆)作为铁路交通系统中至关重要的组成部分,承担着传输信号、数据以及供电等重要功能,直接影响着铁路交通的安全性和运行效率,因此漏缆的完好性在铁路运输过程中扮演重要角色。由于漏缆长时间使用会出现接头松动、断线、老化等故障,所以需要一种方便快捷的漏缆故障定位方法,因此对漏缆故障检测设备设计与开发具有重要的应用价值,本文提出了一种基于散射参数的漏缆故障检测方案,研制出相应的硬件平台,实现对漏缆故障检测,主要的工作内容和研究成果如下: 首先,对漏缆故障检测原理及方法展开研究,对比并分析了三种常用的漏缆故障检测方法,提出一种基于散射参数的漏缆故障检测方法,该方法具有精度高、操作方便和可行性强等优势。分析信号波在漏缆中的传输过程,在ADS(Advanced Design System)软件环境中搭建了由信号源、定向耦合器、待测漏缆、负载和信号接收模块等组成的漏缆故障检测电路模型。通过调节待测漏缆长度以及负载大小来模拟实际漏缆出现的故障情况,然后根据漏缆故障检测指标确定硬件平台中核心部件定向耦合器的方向性指标,为后续实际漏缆故障检测平台搭建提供理论基础。 其次,根据上述漏缆故障检测电路模型设计,搭建了硬件平台内部收发模块的具体链路结构,对关键电路模块进行单独设计与测试,包括了锁相环电路(PLL)、滤波电路、射频放大电路、低噪声放大器、混频器、中频放大器和ADC等,从而确定硬件电路相应的参数指标。由以上射频链路结构为基础,结合各个模块的具体设计要求和射频通信的特点选择合适的芯片,完成硬件平台的原理图和PCB(Printed Circuit Board)版图设计。 然后,根据定向耦合器的应用场景和方向性指标,完成定向耦合器的选型和设计。首先对定向耦合器的原理加以阐述,在ADS中进行定向耦合器的电路仿真和在HFSS(High Frequency Structure Simulator)中对定向耦合器进行三维立体建模设计,并且在HFSS中对定向耦合器中元器件尺寸、空间布局等进行仿真和优化设计,使得定向耦合器的方向性达到40d B指标要求,最终完成定向耦合器PCB版图设计。 最后,完成定向耦合器和硬件平台测试。定向耦合器测试结果表明方向性指标能够满足40d B。在实验室中搭建了漏缆故障检测的硬件平台,由于实验条件限制,漏缆故障检测主要影响因素为衰减系数和故障距离,本文选取一段衰减系数大的RG316电缆来替换,然后分多组不同的RG316电缆并且电缆末端接入不同负载来完成故障定位检测,该方案能够准确定位故障点位置,说明实际能够完成1500m漏缆故障检测。

关键词： 镜头阴影矫正   硬件设计   UVM验证方法学   功能验证   覆盖率分析  

摘要： 物联网和人工智能的发展推动了高清视频终端设备对图像质量的高要求。图像信号处理器(ISP)芯片是这些设备的核心,主要负责优化原始图像数据。镜头阴影矫正(LSC)算法作为ISP中的重要环节,能够有效改善传感器失真带来的成像问题。此外,随着集成电路技术进步,芯片规模越来越大,验证工作变得至关重要。UVM(Universal Verification Methodology)作为通用的验证方法学,凭借随机生成测试激励和覆盖率驱动的特点,提高了验证效率并缩短了开发周期。 本文针对车载ISP芯片中的LSC算法硬件模块进行了深入研究,基于网格法LSC算法进行了模块硬件设计,并基于UVM验证方法学构建了模块级验证平台,以确保LSC算法硬件模块的功能正确性。论文首先介绍了LSC算法的原理,包括镜头阴影现象的成因、LSC算法的基本原理以及不同矫正方法的比较。然后,详细阐述了基于网格法的LSC算法硬件模块设计,包括模块划分、整体结构、端口定义和算法实现。在验证方面,本文从UVM框架、通信方式、运行机制等方面对UVM验证方法学进行了全面介绍,并基于此理论基础,搭建了UVM验证平台。该平台包括驱动器、监视器、序列发生器、代理器、参考模型、计分板等组件,通过这些组件的协同工作,实现了对LSC算法硬件模块的全面验证。在仿真结果分析部分,本文对寄存器读写测试、算法特性测试、安全模块测试等进行了详细分析,一共通过了19组定向测试用例以及100组随机测试用例。并结合波形分析,确保了模块各功能的正常实现。最后,通过收集代码覆盖率和功能覆盖率,对验证的完备性进行了评估,其中代码覆盖率达到了93.89%,功能覆盖率达到了100%,达到项目要求,确保了验证工作的高效性和准确性。

关键词： 无线信道   信道模拟器   高速电路设计  

摘要： 无线信道是决定无线通信系统性能的关键因素,设计无线通信系统时必须充分了解无线信道的特性,然而现实中的无线信道敏感多变,直接对无线信道的特性进行测试不是一种高效的方法。信道模拟器能够模拟电磁波在无线信道中传播时所受到的影响。研究人员利用信道模拟器便可在实验室中,对电磁波信号受特定的无线信道影响的结果进行重复测试。 本文完成了信道模拟器数字硬件部分的设计,该信道模拟器可用于模拟具有9个收端和24个发端的复杂无线信道。本文的主要工作内容如下: 第一,确定信道模拟器数字硬件部分的总体架构。首先分析信道模拟器的应用场景,接着确定硬件设计指标,最后根据设计指标将信道模拟器的数字硬件部分划分为前端采集单元,数字基带单元和数字中频单元。 第二,完成信道模拟器数字硬件部分的设计。信道模拟器的数字硬件部分的三个单元均由多张硬件板卡组成。根据指标要求,确定硬件板卡的形状大小,所使用器件型号,器件在板卡上布置位置,并完成器件外围电路的设计。 第三,完成每张硬件板卡的性能测试。测试内容包括电源芯片的输出电压和电源纹波大小,时钟信号的频率和相位噪声,高速数字信号的眼图结果,每个通道的信号带宽。最后根据测试结果,分析并总结每张硬件板卡的改进方案。 本文完成了9收24发的信道模拟器的数字硬件部分的设计,该信道模拟器不仅可用于模拟民用通信中的复杂的无线信道,还可用于模拟雷达通信中信号互相干扰的情景,具有广泛的应用场景。

关键词： 数字化仪   信号调理   高精度   顺序等效采样  

摘要： 数据转换芯片,在仪器与测量、医疗健康、航空航天和国防等多个领域具有重要的地位,随着半导体制造工业的技术发展,数模转换芯片的采样率和分辨率逐渐提高,对芯片测试设备的要求也逐渐提高,高分辨率数模转换器动态参数测试要求数字化仪具有较高的精度,经过对高分辨率数模转换器的主要性能参数以及测试标准的分析,确定本文所设计的数字化仪的主要性能指标,以尽可能满足测试需求。 本文旨在设计具有高精度的四通道数字化仪模块,该模块主要由模拟信号采样电路、基于FPGA的控制电路以及主机组成。模拟信号采样电路对模拟信号进行采样,控制电路对模拟信号采样电路进行控制以及对波形采样数据进行接收,并将数据存储至存储器,然后将数据发送至主机进行显示以及数字信号处理,进行频谱或者功率谱分析。本文的主要工作为: 对数字化仪的噪声源进行分析,并以此为根据,通过选择高分辨率模数转换器降低量化噪声,并进一步分析通过过采样降低量化噪声,通过对运算放大器噪声模型的分析以及仿真,设计低谐波失真,低噪声的模拟信号调理通道,然后对信号链噪声性能进行理论分析以满足设计需求。设计低噪声电源,以降低电源纹波和噪声对电路的影响,同时对触发电路、自校准电路、通信电路、存储电路硬件以及控制逻辑进行设计。基于高分辨率ADC进行采集电路硬件与控制逻辑设计,分析抖动噪声对信噪比的影响,采用时钟抖动消除器进行低抖动时钟设计,对锁相环基本结构进行分析以及结合仿真工具设计低抖动时钟。本文使用的ADC通过片内过采样以及内部数字滤波器降低热噪声和量化噪声,但当输入模拟信号频率较高时,无法通过内部数字滤波器进行降噪处理,本文创新之处于设计了一种顺序等效采样方案用于提高ADC的采样率,结合ADC的工作特性,通过D触发器以及顺序等效采样控制逻辑实现顺序等效采样,对模拟信号进行过采样并数字滤波,提高信噪比,最后通过时间数字转换技术对等效采样时间非均匀性进行补偿。 完成对数字化仪硬件模块的调试工作后,通过搭建测试平台进行性能参数测试,经过测试数字化仪模块通道带宽为100kHz;分辨率大于24位;直流精度为±(0.5%测试值+10mV);最大实时采样率为1MSPS,以及在输入信号为频率1kHz的正弦波时,信噪比为95.21dB,总谐波失真为-93.12dB;满足设计指标要求。

关键词： AI加速器   FPGA   激活函数硬件设计   低开销   可重构  

摘要： 在当今人工智能的发展背景下,AI加速器已成为推动深度学习应用前进的关键技术。激活函数作为神经网络AI加速器中不可或缺的组成部分,对于增强网络的非线性表达能力发挥着至关重要的作用。然而随着神经网络模型的日益复杂和多样化,传统硬件加速器在处理不同激活函数时面临着灵活性不足和计算开销大的问题。为此,面向AI加速器的低开销可重构神经网络激活函数模块的硬件设计显得尤为重要。本文针对上述问题展开以下研究,具体如下: 在充分调研查找表法(LUT)、分段线性拟合(PWLF)、分段多次拟合(PWPF)等多种激活函数硬件实现方法的基础上,本研究采用算法与硬件设计的协同优化策略,一方面,提出了一种基于可学习参数的双段多项式拟合(LTPF)的激活函数硬件设计方法。LTPF方法将激活函数以零点为分界分为两段,每段利用可训练的多项式参数动态调整形态,以适应训练过程中的需求。 另一方面,本研究基于参数化的算子复用技术针对Sigmoid、Tanh、Re LU、Leaky Re LU、PRe LU、ELU、GELU、Swish、Mish这9种广泛使用的激活函数设计了一套可重构的硬件实现框架。该框架还提供了16/8/4bit三种不同精度版本的实现选项,以平衡不同应用场景下对资源消耗与计算精度的综合考量。 最后,本研究在Xilinx ZYNQ XC7Z035的FPGA上搭建了一款AI加速器验证平台用于测试激活函数模块的性能,并通过在Le Net-5模型上处理MNIST数据集以及在VGG16模型上处理Cifar-10数据集的实验来进行评估。 实验表明:LTPF相比LUT平均降低了的48.27%的LUT开销和82.35%的FF开销,相比PWLF平均降低39.69%的LUT开销和76.06%的FF。本研究针对以上设计方法实现了9种激活函数的可重构模块,相比LUT和PWLF与独立的设计降低了73.18%和56.90%LUT的资源开销。在整个网络层面,本研究提出的LTPF激活函数算法的硬件设计方法相比LUT、PWLF设计方法网络总体资源开销降低2.67%,准确率提升1.3%。 综上,本文设计的激活函数硬件模块具备低开销可重构的特点,适合对低开销有需求的AI加速场景。