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关键词： 高端音响系统   硬件设计   创新  

摘要： 本文探讨了高端音响系统硬件设计中的创新点，分析了高端音响系统硬件设计面临的挑战，期望通过创新提升音响系统的性能和用户体验。

关键词： 数据采集   PXIe总线   小波去噪   低噪声  

摘要： 近几年,随着市场对无线带宽的需求和对终端设备低功耗的要求,使得现代电子设备逐渐向高速和低功耗方向发展,工程师对于微小信号的测量需求不断增加,8bit分辨率的示波器提供的精度已经无法满足现代电子设备的测量需求,因此,10bit和12bit分辨率的示波器开始成为市场的主流选择。高分辨率的示波器对于系统噪声的要求也越高,如果系统噪声过大,则会导致示波器的有效位数过低,无法对分辨率进行充分利用。对于系统噪声,除了在硬件上进行控制之外,还可以通过算法来减小噪声。因此本文重点在于低噪声模拟通道的设计,以及FPGA中滤波算法的设计,综上所述,本文具体研究内容如下: 1、通过对模拟前端噪声来源进行分析,设计了可变增益放大电路、ADC驱动电路、时钟电路以及电源电路。实现了在20m V/div档位下,低于600u V本底噪声的调理通路。 2、根据功能和指标要求,设计了ADC数据接收模块、触发模块、深存储模块的逻辑代码。 3、设计了分解层数可控的小波去噪模块的逻辑代码。解决了小波去噪代码设计中遇到的位宽失配和小波阈值的实时性计算问题。该模块可将本设计的有效位数提高近1.5bit。 通过对上述内容的研究和设计,完成了基于PXIe的低噪声高精度采集模块的设计与实现,该模块具有250MSPS采样率、100Mhz带宽和14bit分辨率,在20m V/div垂直档位下的本底噪声仅为508u V,在开启小波去噪功能时,有效位数高达11bit。

关键词： 任意波形发生器   高采样率   通道同步   数字上变频  

摘要： 任意波形发生器可以根据测试需要生成自定义的复杂波形,因此得到广泛应用。但随着测试场景日趋复杂,任意波形发生器采样率、输出信号带宽等指标面临着更高的要求,同时为满足多样化的测试需求,任意波形发生器还需要具备多通道同步输出以及数字上变频等功能,而在高采样率指标要求下会增加波形数据的处理难度,从而对上述功能的实现提出更为严苛的要求。本课题将进行12GSPS采样率、2GHz带宽、具备双通道同步输出以及数字上变频功能的任意波形合成模块硬件电路的设计,具体研究内容如下: 1.任意波形合成模块硬件电路设计。分析对比DDFS和DDWS两种波形合成技术的原理与特点,选择逐点读取波形数据的DDWS作为本课题任意波形合成整体设计方案;针对大容量波形查找表的需求,分析对比市面上常见存储器的优缺点,选择存储容量为8GB的DDR3 SDRAM实现4G点的存储深度;为满足12GSPS采样率下数据传输速率的要求,选择带有JESD204B接口的DAC芯片;根据JESD204B系统时钟的要求,完成时钟生成方案的设计;最后根据上述方案,完成各模块关键芯片的器件选型以及电路设计。 2.双通道同步方案设计。本课题根据DDWS架构,分析双通道数据同步的条件,根据异步FIFO对波形数据缓存的机制,设计同步控制器实现波形数据同步到达JESD204B发送端;基于JESD204B确定性延时机制,通过寄存器回读逻辑获取链路延时参数,计算出链路调节参数并写入到DAC内部寄存器,完成DAC同步方案的设计,最终实现±25ps的同步调节精度;为进一步增强通道同步功能,设计波形样点粗调加延迟线芯片精调的延时调节方案,实现±10ns的调节范围以及250fs的调节精度。 3.数字上变频方案设计。通过配置DAC内部集成的高精度数控振荡器,实现0～5GHz载频范围的数字上变频功能;同时在FPGA内进行相关逻辑代码的编写,将波形段参数集成到指令当中,通过序列合成技术实现波形段的重复与跳转,再利用指令中解析得到的频率控制参数,控制多路NCO并行的数字上变频模块实现各波形段频率的变换,在进一步压缩波形数据存储容量的同时,提升任意波形发生器复杂信号的生成能力。 由测试结果可知,本课题设计的任意波形合成模块可以实现12GSPS采样率、2GHz输出信号带宽、4G点每通道存储深度;双通道同步偏差小于25ps,且具有延时范围±10ns、调节步进250fs的通道定时功能;利用DAC芯片内置的数字上变频功能实现0～5GHz载频范围,同时在FPGA中够实现针对序列信号的数字上变频功能。

关键词： 海事对讲机   硬件设计   软件开发   混频电路   微处理器单元   帧抽取算法   语音增强  

摘要： 随着国家沿海发展战略的不断深化，港口和航道的不断延伸拓展，海上活动变的更为频繁。沿海经济建设和航运事业的日益增进，使得海事管理任务更为繁重，航海保障将更加重要。在新场景下，为了满足海上紧急救援、应急通信等复杂场景下多种类通信制式和良好语音质量的要求，本文设计了一种海事对讲机，拥有日常通信和紧急遇险报警等功能，可以有效提升海上活动的安全性，主要工作如下：　　（1）本文基于MPU（Micro Processor Unit，微处理器单元）加外部混频电路的混合软件无线电方案设计了一种海事对讲机。在硬件上，配合STM32H753芯片设计了屏幕显示、音频编解码、数据存储、混频、自动增益控制、信号放大、功率放大等电路模块。在软件上，基于基带处理算法、DSC（Digital Select Calling，数字选择性呼叫）协议实现了语音通信、信令通信等功能。测试结果表明，本文设计的海事对讲机满足带内发送功率1W/5W（±1.5dB）、杂散抑制70dB以上、灵敏度-116dBm （@12dB信纳比）的性能指标。　　（2）针对 DSC 信令接收时的帧抽取问题设计了一种帧抽取算法，该方法利用相位调整序列先进行帧头粗扫，再进行帧头细扫，然后找到最佳抽取位置同步 DSC帧;此外还针对 DSC信令解帧时的误码问题设计了一种检纠错的方法，该方法利用DSC 协议的行校验、列校验和时间分集的特性进行检纠错。测试结果表明，帧抽取算法可以实现-116dbm灵敏度下 90%的帧接收率;检纠错算法可以实现 2.7%误码情况下的78%帧解析率。　　（3）针对接收机微弱信号解调下的语音质量不佳的问题，本文设计了一种语音增强算法。该方法利用神经网络识别语音和噪音的特征，动态输出增益后再使用传统信号处理方法进行滤波，进一步提升语音质量。用定点神经网络库NNOM量化模型，将模型轻量化后部署到MPU上运行，实测下更新一次数据的时间只需要5ms左右。在MS-SNSD数据集上的测试结果表明，增强前与增强后的语音分段信噪比平均提升了0.2dB，PESQ提升了0.1左右。

关键词： 硬件设计   信息流跟踪   安全漏洞   时间侧信道   硬件木马  

摘要： 长期以来硬件作为计算机系统的信任根备受信任且被视为安全可靠的。但是,近年来不断涌现的硬件安全问题却揭示出硬件系统中存在众多安全漏洞。若攻击者利用这些安全漏洞攻击计算机系统时,可能会造成关键信息的泄露、篡改、系统功能的丧失甚至损毁等。目前,硬件设计验证技术多针对设计功能正确性检查,由于缺乏相应安全模型,难以检测违反安全策略的安全漏洞。因而,亟待研究能够在硬件设计早期验证可建模设计安全行为与分析设计安全性检测安全漏洞的方法和技术。本文在信息流理论框架下采用信息流跟踪技术研究高抽象层次硬件设计的安全模型和检测安全漏洞的方法。主要内容如下: (1)在门级抽象层次研究硬件设计的安全模型,构建可捕捉有害信息流的硬件设计安全模型和检测设计安全漏洞的形式化验证方法。本文在门级抽象层次提出了混合属性概念,结合信息流跟踪技术从信息流安全角度对设计安全行为进行建模,构建门级设计的混合属性安全模型。该模型为门级设计网表的每个逻辑单元分配包含安全属性和时域属性的混合属性标签,并依照一定的标签传播策略由设计输入向输出传播混合属性标签并计算输出的混合属性标签。通过跟踪混合属性标签的传播,该模型能够有效捕捉由设计安全漏洞所引发有害时间信息流、显式流、隐式流。此外,基于门级抽象层次的混合安全属性模型,本文提出了通过验证系统执行时间不变性属性和安全属性检测硬件安全漏洞,能够解决基于门级信息流安全模型的安全验证方法无法有效甄别时间侧信道安全漏洞与其它安全漏洞的短板。实验结果表明,该方法能够在设计早期有效的检测和甄别设计内潜藏的硬件时间侧信道安全漏洞。 (2)在寄存器抽象层次研究硬件设计的安全模型,构建可捕捉有害信息流的硬件设计安全模型和检测设计安全漏洞的形式化验证方法。本文在二级安全理论下,以信息流分析方法为基础研究寄存器传输级设计安全模型的精确标签传播规则,构建了寄存器传输级设计复杂操作语句的安全标签跟踪逻辑。该逻辑可附加在原始设计中,在不改变设计功能的情况下,精确捕捉设计内全部的隐式流和显式流,建模设计的安全行为。在此基础上,本文进一步提出了大规模寄存器传输级设计安全标签跟踪逻辑模型的建模方法。该方法能够解析寄存器传输级设计的抽象语法树,并从数据流和控制流角度按照精确标签传播规则对设计语句插入相应的安全标签跟踪逻辑,自动化地生成设计的寄存器传输级设计安全标签跟踪逻辑模型。此外,本文基于寄存器传输级设计安全标签跟踪逻辑模型,提出了通过安全属性检测安全漏洞的形式化验证方法。该方法利用寄存器传输级设计安全标签跟踪逻辑模型的安全行为描述能力,结合基于断言的安全属性验证方法,利用EDA测试验证工具,验证设计中是否存在违反信息流安全策略的情况,检测设计内潜藏的安全漏洞。实验结果表明,该方法能够在设计早期有效检测和甄别设计内潜藏的硬件安全漏洞。

关键词： 射频接收模块   I/Q失衡   本振电路   零中频   JESD204B协议  

摘要： 随着射频技术的不断发展,射频设备广泛应用于家庭消费电子产品、医疗设备、工业控制系统和国防等领域,而且设备的信号越发呈现出高复杂度、高频率和大带宽的特征,这就对测试仪器的性能提出更高的要求。由于测试场景的多样性和复杂性,目前测试仪器逐渐朝着小型化、模块化和便携化的方向发展。本课题研制的6GHz射频接收模块工作频率范围从9k Hz到6GHz,最大分析带宽为500MHz、接收动态范围从-100dBm到+27dBm。本文研究内容包括射频接收通道硬件设计、基带板硬件电路设计和数据采集与传输逻辑设计等,具体内容如下: (1)射频接收模块硬件总体方案设计:根据系统的工作频率范围、动态范围和集成度等指标,在比较了不同的射频接收架构的优缺点后选择基于零中频接收架构来设计射频接收通道;分析基带板所需功能模块,然后结合ADC吞吐率和通信速率等因素设计了基于ADC+FPGA+DDR3+USB3.0结构的基带电路方案。 (2)射频接收通道前端设计:由于射频接收通道中存在大量的非线性器件,因此在射频路径和本振路径上均可能出现谐波和杂散等干扰信号,分析这些干扰信号对系统的影响,然后设计滤波器组抑制噪声带宽和带外干扰信号;通过合理地设置射频通道中增益模块和衰减器,将信号功率调理到ADC满量程的同时需要保持电路处于线性工作状态,从而实现射频接收通道的大动态范围测量能力。 (3)正交解调电路与本振电路设计:首先分析了正交调制解调原理,指出零中频接收架构中特有的I/Q失衡和直流偏置问题,并提出对应的解决方案。为了提高本振信号的质量以保证混频后中频信号具有良好的信噪比,对本振信号的功率大小、杂散和相位噪声等指标均进行了优化设计。 (4)数据采集与传输模块设计:基带板需要实现对模拟信号的采样量化、数据接收和处理、数据存储、数据传输等功能。为利于后续数据处理,分析并选取了合适的器件以保证ADC采样后的数据具有较高的信噪比。采用JESD204B通信协议连接ADC与FPGA,可以用尽可能少的管脚实现高数据率下的数据传输功能,最后通过CYUSB3014通信芯片实现硬件模块与上位机之间的USB3.0通信。 经测试验证,本设计中本振信号相位噪声在频偏10k Hz处均小于-90dBc/Hz、射频接收通道可接收信号频率范围为9k Hz～6GHz、可接收信号功率范围为-100dBm～+27dBm,测试结果均满足系统设计指标要求。

关键词： 汽车湿式摩擦片   测试系统   硬件设计   软件开发   性能预测  

摘要： 湿式摩擦片作为车辆系统关键零部件之一，在重型车辆湿式制动系统和离合传动系统中具有相当重要的作用。准确的性能指标数据是评价摩擦片应用可靠性及改进摩擦片性能的基本要求，因此需要建立精确且稳定的性能测试系统。此外，摩擦片进行性能试验一般采用试凑法，需要花费大量时间，因此对湿式摩擦片的性能状态展开预测研究对提升摩擦片性能试验效率具有重要意义。本文基于LabVIEW开发智能化的测试系统，针对测试系统测量精度不足和试验效率较低的问题，分析了测试系统误差，提高了系统的测量精度，并对湿式摩擦片的性能状态进行预测研究，主要工作内容如下：　　（1）基于湿式摩擦片性能试验原理和技术要求开发试验台架配套的测试系统。完成传感器、工控机和数据采集卡的选型以及电气柜电路设计工作;采用LabVIEW开发一套具有监控、采集、信号处理、数据管理和自动化控制等功能的湿式摩擦片性能试验台测试系统，该系统具有较高的采样率、测控精度，自动化程度也有很大提高。　　（2）测试系统试验过程中易出现各种干扰问题，导致采集的信号曲线和真实值偏差较大。因此，分析了测试系统的误差来源，采用屏蔽、接地和滤波的硬件抗干扰措施减少信号传递途中以及电气柜内部电源电路的干扰，并在软件中设计了一种中值滤波和滑动平均滤波相结合的降噪方法来降低试验过程中出现的尖脉冲噪声和其他设备引起的噪声，以噪声抑制比作为评价标准，将该方法与VMD、小波阈值降噪算法进行了对比，结果证明该方法具有更好的降噪效果。最后，在软件中结合队列通信对该方法进行了实现，通过点动试验验证该方法在实际工程应用中具有较好的降噪能力。　　（3）湿式摩擦片一般需要大量时间进行性能试验，为了提高试验效率，对湿式摩擦片性能预测方法展开研究。通过湿式摩擦片惯性制动试验台对某型号铜基摩擦片进行试验，采用正交试验的方法得到样本数据集，根据采集的数据分析试验因素和性能评价指标之间的关系;然后引入混沌反向学习、自适应t分布和贪婪选择策略对新型元启发式算法—蜣螂优化算法进行改进，构建了一种基于改进蜣螂优化算法和随机森林算法的湿式摩擦片性能预测模型;最后，通过对比试验验证了模型预测效果优于RF、GSM-RF和BP神经网络，并将该方法应用于软件中。

关键词： HEVC   帧间预测   编码单元划分   硬件设计  

摘要： 高效视频编码(High Efficiency Video Coding,HEVC)作为新一代技术成熟、应用广泛的视频编码标准,在大幅提升视频压缩效率的同时,其计算复杂度也急剧增加,导致相关编码器的硬件设计与实现难度增加。帧间预测作为视频编码中压缩效率最高的一环,其算法的压缩效果与硬件设计直接影响着视频编码的编码效率与编码性能。同时,在现场可编程门阵列(Field Programmable Gate Array,FPGA)这类半定制硬件平台上研究,有利于对视频编码专用芯片的进一步研究与实现。本文旨在研究HEVC编码标准中帧间预测的算法优化与硬件实现,基于视频图像的运动特征和纹理信息对帧间预测算法进行优化,并实现了其硬件架构的设计与验证,主要研究内容如下: 首先,对帧间预测算法进行优化。本文基于图像块的运动信息,对帧间预测中编码单元(Coding Unit,CU)搜索深度范围进行预先界定,在CU划分时提前终止;基于图像块的纹理信息,减少预测单元(Prediction Unit,PU)划分中所需要计算的模式数量。通过这3种优化方向,对HEVC标准的帧间预测算法进行优化,减少CU划分与PU划分时的搜索深度遍历的复杂度,减少率失真代价计算次数,从而优化算法的编码时间,提升编码效率,并利于在硬件中实现。 接着,验证优化算法的编码效率与编码性能。与标准编码软件(HEVC test Model,HM)16.0中的标准算法相比,本文算法在低延时配置下编码时间减少了51.9%,而码率只增加了1.2%,峰值信噪比减少了0.055d B;在随机存取配置下编码时间减少了57.8%,码率增加了0.9%,峰值信噪比减少了0.069d B。因此,本文算法在大幅减少编码时间的同时,基本保持了视频编码质量,有效地降低了帧间预测的计算复杂度。 最后,实现了帧间预测模块的硬件架构设计与功能验证。对运动估计模块、最优块划分模块和变换量化模块这3个核心模块进行了硬件设计实现与验证,并对帧间预测模块进行了整体的设计验证。