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关键词： 多功能扩展板   Micro:bit   软件包   硬件设计   产品开发  

摘要： 本文设计并实现了一种基于micro:bit的多功能扩展板。这种设计主要包括硬件和软件两个部分。设计的主要目的是为了扩展micro:bit的功能和性能。硬件设计的工作主要是在用Altium Designer 2019画出本文提出的扩展板的原理图,并根据原理图绘制相应的PCB电路图用于进一步加工。同时,原理图和PCB图都进行了相应的软件仿真测设并且加工得到了实物。集成在micro:bit扩展板上的各种接口和电子元件使此设计具有了多功能的特点。软件的设计工作主要是开发了一种基于MakeCode在线编辑器的图形化程序软件包。这种软件包是由Visual Studio Code搭建Json开发平台,构建PXT开发框架,并编写对应的TypeScript代码,通过上传到GitHub并导入到MakeCode编辑器开发完成。这种软件包可以搭配设计的多功能扩展板和micro:bit以及外围电子器件一起用于MakeCode图形化程序开发。通过实验测试,结果表明本文设计的基于micro:bit的多功能扩展板可以很好的配合micro:bit开发板,外围电子器件和开发的匹配软件包。另外,在micro:bit的官方在线编辑平台MakeCode的扩展栏目中,此次设计的软件包可以被其他类型的micro:bit扩展板自由调用,具有一定的兼容性。由此可见,此次设计的micro:bit扩展板在青少年与儿童的编程教育和其他产品的核心组件开发具有一定的潜力。随着电子与计算机行业的飞速发展,人们的生活方式也在逐渐发生重大变化,越来越多的智能工具(如手机、平板、扫地机器人)逐渐加入到生活中,给人类的衣食住行带来了极大的方便,而这些智能工具的设计和使用也在人们的生活体验中逐步完善。这些智能工具的设计思路基本是按照数据和指令的编程模式实施运行,即通过编程向智能工具发送指令。相比于传统的工作方式,它们通常是由传感器自动收集数据,核心处理器按照指令计算和分析数据,将判断结果和执行方式再通过互联网传送给终端进行控制。这种运行模式具有速度快,效益高,精准化和自动化的特点。无论是传感器采集数据,核心处理器处理数据,还是互联网传送数据,都离不开软件编程。但编程教育一般是从成人阶段开始,相对于青少年和儿童来说,软件编程显得较为复杂,因为里面涉及到各种各样的编程语言(例如C,C++,Java)和复杂的数据结构,这些都不利于青少年和儿童的理解。但为了迎合信息时代的发展,培养出计算机和电子领域的精英人才,对儿童和青少年进行编程教育已经变得非常有意义。如果一个智能工具可以以一种比较容易学习和理解的方式让青少年和儿童学习编程,这将帮助他们接触编程的实质内容并且从小就培养他们对编程的兴趣,激发出他们更多的编程灵感,在长大后更好的去从事有关编程的工作,并且可以推动电子行业和计算机事业的发展,为人类和社会的进步做出突出贡献。而micro:bit开发板从2016年英国BBC公司推出后便立刻得到了广大儿童、青少年以及成人的欢迎。micro:bit开发板又名mico:bit,其本身集成了一部分的硬件资源,可以完成一些特定功能,比如按键控制,温度检测,定位和蓝牙。因为micro:bit采用图形化的编程,支持在线编程,并且可以同时进行软件和硬件的管理,很多的学校都推出了 micro:bit的创客教学,培养青少年和儿童的创新能力。综上所述,micro:bit开发板操作通俗易懂,具备软硬件的完整系统,同时接触到电子,通信和计算机领域的方向,并且支持共享开发,具有一定的发展潜力。但是在micro:bit开发板应用的过程中,很多的问题逐渐暴露。第一个普遍存在的问题是micro:bit开发板相对于更加高级的单片机系统和工业级开发板,功能还是不太完善,因为其本身集成的硬件资源有限,青少年和儿童在学完这个板子的绝大部分功能后将逐渐失去兴趣。第二个问题是micro:bit开发板因为其自身的设计特点,无法与更多的传感器或者电子器件相互配合工作,只能支持有限的传感器和电子器件。因此找出合理的方法去扩展micro:bit的功能将变得非常有意义。基于micro:bit的发展现状,如果能够对micro:bit进行研究,并且能够突破瓶颈,解决micro:bit在发展过程中的问题,那将对儿童或者青少年的编程教育变得非常有意义。鉴于上述动机,因此本文的工作主要体现在设计一种micro:bit扩展板配合micro:bit开发板进行程序开发和应用,这将拓展micro:bit的功能和性能特点。下面介绍本文的具体工作。首先,本文第一章从青少年及儿童的编程教育入手,指出了青少年及儿童编程教育应当简单易行,通俗易懂。而micro:bit开发板具有功能丰富和图形化编程等特点,更适合青少年及儿童的编程教育。因此本文以micro:bit作为切入点,认真分析了micro

关键词： 卷积神经网络   组卷积   贝叶斯压缩   高层次综合技术  

摘要： 卷积神经网络在人工智能研究众多领域中有着重要地位,与经典的卷积神经网络相比,组卷积神经网络在模型性能和计算成本方面的表现都更加出色;但在现有的组卷积模型压缩中,网络结构的权重参数没有显著减少;并且在不考虑网络权重参数之间相关性的情况下,现有的压缩方法使组卷积神经网络的复杂度和准确度欠佳。针对于组卷积神经网络结构设计了一种贝叶斯压缩框架,在不同组之间共享权重参数,并无需重新训练。在所设计的框架中,组内相关性和组间重要性引入权重参数的先验均值中,通过计算后验均值去不断地迭代更新先验均值和组间重要性;将求解过程转换为回归模型的组套索(Group LASSO)算法,进行更高效地优化。通过在不同的组卷积神经网络模型上进行仿真,本文所设计的压缩框架可以将组卷积层的网络权重参数减少约65%。在Image Net数据集上的卷积神经网络Res Ne Xt-50,组卷积层中网络权重参数量减少了90%以上,而且精度提高约0.5%。在硬件设计方面,本文设计了组间权重参数重用测试,使网络模型降低传递参数所造成的消耗,提高计算并行度;使用高层次综合优化技术,生成硬件可综合代码来进行优化实现。优化后的贝叶斯压缩框架组卷积相比于常规组卷积,运行速度提升了10%以上。

关键词： 中子小角散射谱仪   成像探测器   硬件设计   软件开发  

摘要： 中子散射技术是诸多基础学科和应用学科不可缺少的核分析手段。中国工程物理研究院(CAEP)的中国绵阳研究堆(CMRR)，是国内开展各类中子散射实验的大型科研平台。中子小角散射(SANS)是重要的中子散射技术之一，而小角散射谱仪是实现小角散射实验的核心装置。为实现谱仪的自主可控和技术提升，开展了基于位置灵敏3He管阵列的SANS探测器系统设计、研制和性能测试。　　根据对SANS的原理分析和探测器系统的指标需求，对各类中子成像探测器进行了比较，确定了位置灵敏3He管阵列二维探测方案。设计实现了精密的阵列机械结构，实现了3He管阵列的高密度集成安装，解决了管间间隙过大引起的中子俘获效率不足和垂直方向位置分辨率下降问题。针对3He管阳极丝打火易损问题，设计实现了3He管电流涌流保护，提高了管的稳态工作电压，增强了气体倍增性能，同时极大降低了3He管的阳极丝打火损坏风险。通过热力学仿真，评估了在低真空环境下探测器电子学系统的散热和对应的功率上限，设计了低功耗前端电子学电路。　　设计实现了探测器的电子学信号获取与处理系统。研究分析了探测器输出动态范围和电荷平衡效应随电路参数的变化规律。根据前端电路模拟信号特征，设计了50Msps采样率，12bit采样深度的信号数字化获取电路，实现了192路ADC信号的高速串行传输。设计了基于FPGA的信号处理电路，提出获取有效信息的时序逻辑运算方法，实现了对192路ADC输出数据流的实时分析和处理。提出基于幅度-时间二维符合中子信号的甄别方法，有效滤除探测器γ信号和毛刺噪声信号的干扰。　　研究了探测器系统的成像特征。通过幅度谱分析和实验调试，甄别过滤了CMRR现场较多的γ噪点，实现成像基础性能优于预期设计指标。设计泛场照射实验，研究探测器系统的成像失真情况。通过对失真进行特点分析和量化描述，得到了校正图像几何、灰度的数学模型，成功校正了增益不一致引起的图像畸变和小信号丢失导致的图像色差。　　开发了上位机软件，对系统进行运行控制、成像结果显示、数据处理和数据格式转换。　　在CMRR现场环境中完成了安装调试和性能测试，获得的核心性能指标测试结果：探测器系统有效成像区域800mm×787mm，大于指标要求的640mm×640mm;总计数率最高1.4Mcps，高于指标要求的0.1Mcps;噪点计数率≤10cps，优于指标要求的≤100cps;获得了沿管轴线水平方向6.8mm，垂直方向8.2mm的位置分辨结果，优于位置分辨性能指标9mm。实现了事例定时精度250ns±60ns，优于指标要求的1μs。　　本文完成了预期的研究目标，实现了CMRR上第一套自主设计的中子小角散射探测器系统。

关键词： 后量子密码   超奇异同源椭圆曲线密钥封装协议   有限域乘法   整体实现  

摘要： 在不久的将来,量子计算机的出现将会对现有的密码方案产生巨大的威胁,因此有必要改进现有的密码方案或者替换现有的密码让其可以抵抗量子计算机的高速运行带来的风险。后量子密码是一类被认为可以抵抗量子计算机攻击的密码,这类密码基于的数学问题即使在量子计算机上也很难被解出。超奇异同源椭圆曲线的超奇异同源椭圆曲线密钥交换协议(SIKE)是后量子密码的一种,并且已经入选NIST的第三轮后量子密码候选名单。SIKE相比其他后量子密码拥有更短的公钥长度,但是存在运算速度慢和占用硬件资源多的问题。因此,研究高性能SIKE硬件结构是非常重要的。首先,本文深入研究了SIKE中现存的两种不同类型的有限域模乘算法。一类是基于巴雷特约减法的模乘算法,主要有高效有限域模乘算法(EFFM)、有限域模乘算法1(FFM1)和有限域模乘算法2(FFM2)。另一类是基于脉动阵列蒙哥马利乘法器的模乘算法。之后详细介绍了这两类乘法器的流程、原理和结构。受这两类乘法器的启发,本文提出了两种新的乘法器。本文首先提出了高性能有限域模乘算法(HFFM),该算法选择与之前的算法使用了不同的基数,从而减少了整体的乘法计算次数。并且本文对于该算法设计出一种新的流水线交错结构,该结构将乘法进一步拆分,并且使用流水线,将两次乘法交错进行,节省了运行的时间。本文还对于脉动阵列蒙哥马利乘法器进行了结构上的优化,减少了1/4的DSP资源。其次,本文使用基于HFFM算法的乘法器进行了SIKE整体结构设计,该设计使用与乘法器有着相同关键路径延时的加法器,并且利用有限状态机进行整体的控制,对于每一步的计算使用预制指令集的方式进行。此外,还针对该整体结构设计出一种贪婪算法,针对有限资源,使用C语言对于SIKE中的函数公式进行合理的时序安排,缩短运行时间。最后,本文将多种有限域模乘和本文提出的两种有限域模乘进行算法复杂度和硬件实现上的对比。结果表明,提出的基于改进蒙哥马利算法的脉动阵列乘法器不仅在资源上少于已知的乘法器,并且在频率上有21%的提升,在速度上的提升可达12%。本文还将基于HFFM算法的SIKE整体结构与已知的实现进行对比,结果表明,本文提出的SIKE整体结构相较于已知的结构,使用了更少的资源,速度提升11.8%以上。

关键词： 数据采集传输节点   海思处理器   FPGA设计   同步控制  

摘要： 数据采集传输系统广泛应用于水下资源勘探、海洋环境监测等领域。近年来数据采集传输系统的规模和复杂度不断增加,对数据采集传输节点的传输带宽、同步性能、外形尺寸等指标提出了更高的要求。而随着国际竞争的不断加剧,我国芯片进口受到了更多限制。为此,研发满足系统性能指标并实现系统国产化设计的数据采集传输节点具有迫切需求。本文研究开发了基于海思处理器的小型化数据采集传输节点。节点采用海思处理器和安路FPGA为核心器件进行设计,控制前端采样模块进行数据采集与传输。海思处理器通过RMII接口与安路FPGA互连,完成命令解析处理并对采样数据进行组包。FPGA扩展双路千兆以太网接口完成高带宽数据路由及转发,同时扩展了多路高速RS-485接口与前端采样模块进行通信。此外,基于IEEE1588协议改进了时钟同步方案并设计了FPGA同步逻辑,实现节点间多通道数据的高精度同步采集。本文完成了节点的硬件测试和功能测试。首先测试了节点电源和时钟信号的质量,然后验证了以太网传输逻辑并测试了链路带宽,最后测试了节点的时钟同步性能。测试结果表明,节点各项性能指标满足系统要求。

关键词： 以太网   MACsec   GCM-AES   硬件设计   SystemVerilog   FPGA  

摘要： 人们对网络安全的要求越来越高,提出了诸如TLS、IPsec等安全协议来保障网络层的通信安全,但一直缺少对更底层——数据链路层的保护协议,MACsec（Media Access Control Security,媒体访问控制安全）协议的出现填补了这一空缺。MACsec协议提供安全的MAC层数据发送和接收服务,功能包括以太网帧用户数据加密、以太网帧完整性检查、数据源真实性校验以及抗重播保护。但是在网络通信中启用MACsec服务会降低网络中数据的传输速率,为了尽可能降低MACsec处理过程中造成的速率损失,高性能的MACsec协议硬件实现就显得尤为重要。在分析IEEE802.1AE协议的基础上,实现了高性能MACsec硬件设计,采用提高GCM-AES算法性能和多通道并行操作两个方法来加速MACsec处理过程。在优化GCM-AES算法性能方面,重新划分了AES加密过程的流水线结构,将复杂的S盒过程划分为延时较为均衡的5级流水,因此整个AES过程形成了10级轮间流水,每轮6级子流水,共计60级流水的流水线结构,提升了AES模块的吞吐率;同时,基于GHASH算法特点采用了新型2度并行的计算方式,将需要认证的数据俩俩一组进行GHASH运算,有效减少了逐级迭代的次数,降低了GHASH模块的延时,提升了GHASH模块的吞吐率。在设计多路MACsec处理通道方面,接收通路ISEC和发送通路ESEC都设计了4路并行的MACsec处理通道,从DMA发送到MACsec处理模块的以太网帧依次有序地送往0、1、2、3通道进行处理,再依次送进BUFFER中缓存。通过以上两方面的优化,完成了高性能MACsec硬件设计。为高性能MACsec硬件设计搭建了仿真验证环境,利用SystemVerilog语言的随机性大量产生输入到待测模块中的激励和需要配置的参数,充足的仿真结果验证了本设计能够正确地提供MACsec服务,在仿真时钟频率为100MHz的情况下,吞吐率达到约20Gbps。最后,在仿真的基础上完成了FPGA硬件实现,综合结果表明时钟频率能够达到100MHz,实验结果表明MACsec硬件设计功能正确、系统稳定,基本满足了高性能MACsec处理的需要。

关键词： 车载网关   车载以太网   汽车总线   汽车网络架构   一致性测试  

摘要： 汽车正从机械设备转变成车轮上的迷你数据中心,高级驾驶辅助系统(ADAS)、车载诊断系统(OBD)、车载信息娱乐系统(IVI)的大量应用、自主驾驶、无人驾驶技术的发展促进了汽车联网、宽带化的趋势。汽车行业正在经历着其前所未有的深刻变革,新型的汽车总线——车载以太网应用而生。车载以太网的演进过程分为子系统级别、架构级别以及“域”级别三个阶段,终级“域”级别阶段使用车载以太网做为汽车网络骨干,车辆划分为动力域、车身域、辅助驾驶域、信息娱乐域等若干域,车载网关充当车辆网络域之间的路由器和中央计算单元,解决各“域”之间大量的通信需求。当前车辆电子电气架构大多采用分布式架构,车载以太网的演进过程目前仍处于初级阶段,很多问题亟待解决。本文基于NXP车规级多核处理器MPC5748G设计了面向新型域控架构的车载网关控制器,解决了新型域控架构的车辆内部大量数据交换问题。在此基础上开发了网关控制器功能评测系统,通过实验测试进一步验证所设计网关控制器符合IEEE标准规范要求。本文的主要工作如下:(1)对比分析了传统汽车总线CAN、LIN、Flex Ray、MOST、CAN FD以及新型车载以太网总线协议以及发展现状和趋势,分析了新型“域”级别汽车网络架构,给出了面向新型域控架构的网关控制器整体设计方案。(2)基于NXP车规级多核处理器MPC5748G设计了面向新型域控架构的车载网关控制器,实现了4路车载以太网接口、1路常规以太网接口、8路CAN/CAN FD通信接口以及2路LIN通信接口,解决了新型域控架构的车辆内部大量数据交换问题。(3)基于IEEE Std 802.3-2015车载以太网100Base T1标准给出了车载以太网100Base-T1一致性测试方案,开发了网关控制器功能评测系统,对网关控制器接口物理层信号的幅度、定时特性、链路连接稳定性、信道品质、传输损耗、辐射等进行全面的一致性测试,以保证产品互联互通性能、网络通信质量。(4)使用搭建的网关控制器功能评测系统对本文所设计的面向新型域控架构的网关控制器进行了实验测试分析,测试结果表明本文所设计的网关控制器通信接口物理层一致性满足IEEE车载以太网标准、ISO11898/ISO16845 CAN/CAN FD国际标准以及整车厂CAN/LIN一致性测试规范要求。

关键词： 5G   极化码   置信度传播列表译码   置换因子图   环-12   环路简化   双列双向架构   折叠   流水线设计   存储架构   硬件设计   ASIC  

摘要： 面对未来通信中海量连接与高速传输的巨大挑战,在如今逐渐放缓的硬件摩尔定律的大背景下,无线通信中的基带信号处理算法与高效硬件实现的联合优化与协同设计变得迫在眉睫。其一是由于设备的小型化与海量传感元件连接无线网络,要求基带处理系统具有更小的面积与功耗;其二是因为以硅为半导体材料的硬件工艺难以提升,使得基带处理系统无法冀于硬件制造工艺的进步而直观性地获得性能提升,两方的压力都促使下一代移动通信系统需要站在硬件设计的角度优化软件算法,从而在性能与效率上得到良好折中。但是,相较于模拟射频的前端电路实现,相对更少的研究重心被放在了更加高效的数字基带芯片的设计上,只有在深入研究基带信号处理的算法特性,并结合大规模硬件设计的经验后,才能使得基带信号处理系统发挥出它的潜力。针对第五代移动通信(5G)中的关键技术之一,极化码作为5G信道编码的重要模块是近年来无线通信中研究热点,本文将立足于此,对极化码的高效译码算法与硬件实现的联合优化进行深入研究。作为第一个被证明在二进制输入离散无记忆信道(BDMC)上可以达到香农极限的信道编码,极化码于2008年提出后便引起了学术界与工业界的研究热潮,并在短短数年时间,便已于2016年正式选入5G标准,成为了增强宽带场景(e MBB)下控制信道的编码方式。其中置信度传播(BP)译码算法作为极化码主流译码算法之一,因其并行译码的高吞吐特性与软信息输出能力,具有着极大的研究潜力与应用背景,且BP译码的硬件友好特性使得其易于硬件实现。本文的研究重心便是针对于极化码5G场景下的BP译码算法的性能优化,进行算法与硬件的联合设计,且提出了高效的专用硬件实现,并在ASIC平台进行了综合与验证。首先通过对BP译码的消息传播机制进行分析,本文提出了一种更新最小-和(RMS)译码算法,使其在迭代过程中不断更新左侧R信息的取值,从而加快BP收敛速度。针对于早停策略的设计,本文提出了一种G与CRC的联合早停策略,帮助BP译码获得更好性能的同时降低计算复杂度。结合上述的RMS与联合早停策略,本文优化了传统并行BPL译码流程,提出了一种高效BPL(EBPL)译码框架,在该框架下并行BPL可以省去末端的欧氏距离判决器,计算复杂度大大降低,且在L=8时可以获得0.15 d B的性能提升。由于极化码BPL译码算法性能与所选的L个译码因子图的性能密切相关,通过分析图上的环路构造,本文提出了一种基于环路简化(LS)的选图算法。在极化码BP消息传播机制中,部分环-12会因为传播冗余而破坏,因此因子图的不同置换会改变环-12的数量与分布,从而可以通过LS算法得到所有置换因子图中具有最少环-12的候选因子图。仿真结果表明,基于LS算法的选图性能可以在L=64时,比已有最先进算法提升0.15 d B。此外,针对于极化码的5G构造,截止到现在,并没有一种BPL选图算法可以针对于特性的错误来设计相应的因子图,从而对该类型错误进行优化与降低。本文提出了一种针对于特殊错误设计的提高型因子图集合(IFGS)。通过将全零码字LLR均值作为判决极化码BP译码下的比特可靠性度量后,寻找能够通过比特置换索引将当前易错比特索引交换到更加可靠的索引的因子图,从而优化BPL因子图选集。仿真结果表明,基于IFGS算法的因子图集合对于(1024,512)极化码,可以在L=32且FER=10时,比LS算法提升0.1 d B性能。基于65 nm SIMC工艺,本文提出了极化码BPL译码器的专用硬件电路。在内设BP译码器方面,本文采用了目前最为先进的双列双向架构,并重新完成了数据流优化,节约了近一半的统一路由资源。其次是对于流水线设计与折叠存储架构实现的联合优化,通过合理地在特定时刻将寄存器的值用作存储输出,从而省去20%的存储空开销。此外将上述的IFGS以比特索引置换的方式提前固化在L个列表路由上,本文提出了固化列表路由电路,用以在每个使能信号到来时可以提供完成置换后的极化码BP信号输入,并优化了时钟设计,从而使得每次列表切换时仅仅需要一个额外时钟即可。最后通过合理的量化比特选取,在引入缩放因子后,所设计的BPL专用硬件电路可以在7比特量化时达到无损失性能。ASIC综合结果显示,该固化列表路由的极化码BPL译码器可以在L=32且E/N=4 d B时,对码长N=1024的极化码达到5.07 Gbps的译码吞吐,其纠错性能已经超越了CA-SCL2,且面积仅为3.362 mm。此外本文进一步对极化码BPL硬件做出优化,针对于固化列表路由的缺点,提出了一种灵活列表路由生成器的硬件设计。通过对比特索引置换列表路由的硬件表征,本文推导出一个通用的公式结构分解了各个置换因子图的列表路由,并证明任意置换因子图π的列表路由可以拆分为n-1个子路由表示,同时本文给出了适用于极化码BPL译码器的灵活列表路由生

关键词： ETC   RFID天线   路侧单元   车载单元  

摘要： RFID系统主要由读写器与电子标签组成,电子标签以特定方式储存了识别特征以及相应的数据信息,并根据使用情况将其安装在需要识别的物体中。读写器是用于读写电子标签数据的电子元件,通常情况下读写器会根据电子标签变化进行相应的频率调整,所以它在频率覆盖范围内,会向周围发射特定频率电磁波,在覆盖范围内如果有对应电子标签被识别,将会自动读取该标签内存储的信息,并将这部分信息上传至信息系统,由后台系统获取这部分信息并做出相应处理。随着国民经济持续发展,我国高速公路总里程得到了显著增长,传统收费方式已经无法满足高速公路正常通行需求,在这种情况下,我国加大了ETC收费系统的建设力度,开通了专门的ETC收费车道。但是由于RFID射频技术还不够成熟,相应的支撑系统也不够完善,导致当前高速收费体系中ETC收费占比并没有达到较高的水平。RFID技术作为ETC系统的核心,如何将RFID技术融合到现有技术标准不统一的系统中是本文亟需解决的问题。本文选取ETC系统作为研究内容,结合当前情况对ETC系统进行优化,将RFID电子标签识别技术的识别距离、抗阻带宽和功率反射系数作为研究的核心。本文首先介绍了研究背景与意义,阐述了国内外学者的研究成果,明确了相关概念与定义。RFID技术在ETC系统中占据核心地位,所以本文选择从该RFID技术角度对ETC系统进行优化,在此基础上对路侧单元(RSU)、车载单元(OBU)进行调整。在RFID技术优化中,主要是对阻抗带宽、天线识别距离、功率反射系数等进行调整,并对OBU标签天线进行调整。完成以上优化工作后,还对ETC系统数据采集、分析系统进行相应优化,最后采取仿真测试的方式对仿真系统进行检验,并给出了相应的检验结论。根据研究发现,本文最终设计出的5.8GHz的ETC标签天线且仿真结果完全符合设计要求。在设计标准中,使用的辐射贴片为矩形,但在实际情况中,受到基底长宽尺寸限制的影响,只能采取背侧馈电方式。本文设计的辐射贴片与基底尺寸相同,只是在四个角落进行适当裁剪,主要是为了提升辐射电流路径,从而获取更多增益。通过对比分析发现,-10d B带宽要明显大于本文设计带宽,二者都处于本文设计ETC系统的5.7GHz-5.85GHz范围内,都具有较高的适用性。回波损耗,是电缆链路由于阻抗不匹配所产生的反射,是一对线自身的反射。不匹配主要发生在连接器的地方,但也可能发生于电缆中特性阻抗发生变化的地方,所以施工的质量是提高回波损耗的关键,对比标准参考数值,本文设计的标签天线具有较高的回波损耗值(S11),这表明本文设计的标签天线在阻抗匹配方面具有更高的优势。

关键词： 伺服控制系统   电源完整性   电路设计   PCB   FPGA  

摘要： 本课题来源于某二维机载雷达伺服控制系统的研制。本文完成了机载雷达伺服控制系统的硬件系统开发,设计了FPGA接口时序,并对影响电源系统去耦能力的各种因素进行了分析和仿真。首先,设计了基于DSP+FPGA的机载雷达伺服控制系统的总体方案,确定了电机、驱动器和编码器的型号,计算了电路功耗,提出了FPGA接口的设计方案。第二,分析了电源完整性问题。采用目标阻抗的分析方法,主要针对板级的电源分配网络进行了分析和仿真,提出了去耦电容网络的选择方法,优化了去耦电容的布局和安装,对电源平面对的划分和设置提出了改进。第三,完成了控制系统的电路设计和PCB设计。根据功能的不同对控制电路进行划分,完成了控制板的电路设计,并参考改善电源完整性的相关措施,完成了控制板的PCB设计。第四,设计了FPGA接口。利用状态机和边沿检测技术,设计了FPGA对外围器件的控制时序,并利用开发平台的仿真功能验证了接口开发的正确性。最后,完成了硬件系统的联试联调。主要完成了控制板的单板调试和机载雷达伺服控制系统的联试联调,实现了预置、周扫和扇扫功能,测试了定位精度和速度误差等主要性能指标。